一种基于绝缘体上硅的低应力硅基厚膜及其制备方法
技术领域
本发明涉及一种基于绝缘体上硅的低应力硅基厚膜及其制备方法，属于半导体制备技术领域。
背景技术
绝缘体上硅(Silicon-On-Insulator，SOI)技术因具有功耗低、速度高、寄生电容小、抗辐照能力强等特点，被广泛应用于卫星、电子、计算机、航空航天等领域。
根据器件层厚度的不同，沉积的膜层可分为厚膜和薄膜两类。厚膜通常指器件层厚度大于1μm，主要用于微机电系统(MEMS)和功率器件；薄膜指器件层厚度在0.1～ 1μm，主要用于互补金属氧化物半导体(CMOS)等亚微米集成电路。
近年来，随着MEMS和智能功率器件市场的迅速发展，硅基厚膜材料引起了产业界的广泛关注。但是通过常规方法制备的厚膜中残存应力，它的产生机制是由厚膜本身结构、缺陷及厚膜与基体间物理性能差异所决定，过大的拉伸残余应力(张应力)会使得膜结构发生破裂，而过大的压缩残余应力(压应力)则会使得晶圆片发生膨胀或者翘曲。上述两种情况都会增大工艺难度，并有可能使得器件失效。
发明内容
针对上述现有技术存在的问题及不足，本发明目的在于克服制备得到的膜残余应力过大导致微器件单元甚至整个器件结构发生形变、失稳、信号误传导，乃至系统失效等难以避免的缺陷，提供一种基于绝缘体上硅的低应力硅基厚膜，该膜具有良好的绝缘性、稳定性和机械性。
本发明的目的通过以下方案实现：所述基于绝缘体上硅的低应力硅基厚膜包括衬底硅层、硅氧化物层，包覆层和硅基厚膜层，衬底硅层上生长有硅氧化物层，硅氧化物层上沉积有硅基厚膜层，硅基厚膜层上设有网格状沟槽，网格状沟槽将硅基薄膜分割成数个独立单元，网格状沟槽内填充有包覆层。
优选的，本发明所述硅基厚膜层的厚度为1微米以上，硅氧化物层的厚度为2～3微米。
优选的，本发明所述独立单元的尺寸为5-25mm×5-32mm；沟槽的宽度180～220nm，长度横跨整个衬底。
本发明的另一目的在于提供一种工艺简单的基于绝缘体上硅的低应力硅基厚膜的制备方法，具体包括以下步骤：
(1)在硅衬底上生成硅氧化物层，然后沉积一层硅基薄膜层，在硅基薄膜层沿x 方向上，每隔5-25mm刻蚀产生一个沟槽，在硅基薄膜层沿y方向上，每隔5-32mm刻蚀产生一个沟槽，去胶并清洗后，备用。
(2)在薄膜上方沉积一层低应力的包覆层，包覆层材料厚度高于硅基薄膜材料；使沟槽中填充满低应力的包覆层材料。
(3)通过反向包覆层刻蚀工艺和化学机械平坦化工艺抛光去除硅基薄膜层上面的包覆层材料，保留沟槽的包覆层材料，得到平整的上表面。
(4)重复步骤(1)、(2)和(3)多次，使硅基膜厚度达到1μm以上，并保持晶圆低的翘曲度。
优选的，本发明所述的厚膜材料的组分为SiN、Si3N4、SiN2、Si(OH)4或多晶硅，其他满足要求的膜材料也可以用于本发明。
优选的，本发明所述沟槽填充材料为SiO2或SiON，其他满足要求的低应力填充材料也可以用于本发明。
本发明有益效果是：
(1)本发明是对目前大应力硅基厚膜制备方法的有效改进，通过在沉积过程中增加刻蚀沟槽并填充低应力包覆层材料的工艺，将原本连续的硅基厚膜沉积过程划分为若干个重复制备低应力薄膜阶段，每个阶段均需要在沉积薄膜后刻蚀沟槽将硅基薄膜划分为数个独立单元，之后将沟槽中沉积低应力的包覆层材料，每个阶段依序重复后，最终达到所需的厚度，这样一方面可以改善沉积过程中，厚膜内部所受应力不均匀的情况，减小厚膜应力；另一方面，应力的减小，增大了所沉积的厚膜的最大厚度。
(2)本发明通过形成沟槽的方法释放应力，减小厚膜应力积累，增大了所能沉积的厚膜最大厚度；同时，本发明中所有的工艺与目前CMOS工艺完全兼容，能够实现器件的大规模量产，有助于推动硅光子集成器件的广泛应用。
附图说明
图1是本发明所制备的低应力硅基厚膜的层结构示意图。
图2是本发明所制备厚膜的俯视图。
图3是本发明所制备厚膜的流程示意图。
图4是实施例1中所述制备方法的工艺流程图。
图1中：1-衬底硅层；2-硅氧化物层；3-包覆层；4-硅基厚膜层。
具体实施方式
下面结合实施例，对本发明的具体实施方式作进一步描述；以下实施例仅用于更加清楚地说明本发明的技术方案，而不能以此来限制本发明的保护范围。
实施例1
本实施例所述基于绝缘体上硅的低应力硅基厚膜包括衬底硅层、硅氧化物层，包覆层和硅基厚膜层，衬底硅层上设有硅氧化物层，硅氧化物层上沉积有硅基厚膜层，硅基厚膜层上设有网格状沟槽，网格状沟槽将硅基薄膜分割成数个独立单元，网格状沟槽内填充有包覆层；硅氧化物层的厚度为2微米；所述独立单元的尺寸为32mm*25mm。
本实施例所述基于绝缘体上硅的低应力硅基厚膜的制备方法，具体包括以下步骤：
(1)提供厚度为750微米的硅片作为衬底，衬底表面有热氧化生长的二氧化硅层，二氧化硅层的厚度为2微米，采用含有碱性溶液的清洗剂对所述半导体衬底及二氧化硅膜进行清洗。
(2)将步骤(1)预处理的衬底通过PECVD设备沉积一层厚度为500纳米的Si3N4薄膜层；本实施例沉积硅基厚膜材料采用等离子体增强化学的气相沉积法，亦可采用任何合适的沉积工艺，均为常规方法，本发明对此并不做限定。
(3)通过刻蚀工艺，沿纵向与横向等间距刻蚀沟槽，沟槽的宽度为200nm，长度横跨整个衬底，将Si3N4薄膜划分成若干个32mm*25mm规格的薄膜块。
(4)去胶并清洗后，用PECVD沉积方法，进行第二次沉积，沉积一层厚度为800 纳米的低应力二氧化硅层。
(5)通过反向刻蚀SiO2包覆层暴露出被二氧化硅层包覆的Si3N4薄膜后，通过化学机械平坦化工艺得到平整的上表面；之后，重复(2)～(5)的步骤，重复次数为2，得到1微米厚度的Si3N4薄膜，并保持晶圆低的翘曲度。
在半导体制造过程中，晶圆的应力大小可以通过晶圆弯曲程度来表示；当晶圆弯曲半径小于某个值时(一般为50米)，晶圆将无法在机台中进行正常加工；本实施例中原始8英寸Si晶圆(厚度725um)，弯曲半径为270±30米。在原始8英寸Si晶圆 (厚度725um)上通过常规方法直接沉积10um二氧化硅，弯曲半径为30±5米；在原始8英寸Si晶圆(厚度725um)上，通过实施例1方案沉积10um二氧化硅，弯曲半径为150±20米；由此也可以看出本发明通过形成沟槽的方法释放应力，减小厚膜应力积累，增大了所能沉积的厚膜最大厚度。
实施例2
本实施例所述基于绝缘体上硅的低应力硅基厚膜包括衬底硅层、硅氧化物层，包覆层和硅基厚膜层，衬底硅层上设有硅氧化物层，硅氧化物层上沉积有硅基厚膜层，硅基厚膜层上设有网格状沟槽，网格状沟槽将硅基薄膜分割成数个独立单元，网格状沟槽内填充有包覆层；硅氧化物层的厚度为2微米；所述独立单元的尺寸为25mm*30mm。
本实施例所述硅基厚膜制备方法，如实施实例1，其中，与实施实例1的不同之处在于：所述的低应力包覆层材料为SiON。
实施例3
本实施例所述基于绝缘体上硅的低应力硅基厚膜包括衬底硅层、硅氧化物层，包覆层和硅基厚膜层，衬底硅层上设有硅氧化物层，硅氧化物层上沉积有硅基厚膜层，硅基厚膜层上设有网格状沟槽，网格状沟槽将硅基薄膜分割成数个独立单元，网格状沟槽内填充有包覆层；硅氧化物层的厚度为2微米；所述独立单元的尺寸为5mm*5mm。
本实施例所述硅基厚膜制备方法，如实施实例1，其中，与实施实例1的不同之处在于：步骤(2)～(5)的重复次数为4，得到2微米厚度的Si3N4薄膜。
实施例4
本实施例所述硅基厚膜制备方法，如实施实例1，其中，与实施实例1的不同之处在于：所述的沉积硅基材料为多晶硅材料。
实施例5
在半导体制造过程中，晶圆的应力大小可以通过晶圆弯曲程度来表示；当晶圆弯曲半径小于某个值时(一般为50米)，晶圆将无法在机台中进行正常加工；本实施例中原始8英寸Si晶圆(厚度725um)，弯曲半径为270±30米。在原始8英寸Si晶圆 (厚度725um)上通过常规方法直接沉积10um二氧化硅，弯曲半径为30±5米；在原始8英寸Si晶圆(厚度725um)上，通过实施例1方案沉积10um二氧化硅，弯曲半径为150±20米；由此也可以看出本发明通过形成沟槽的方法释放应力，减小厚膜应力积累，增大了所能沉积的厚膜最大厚度。
