一种薄膜晶体管、显示装置
技术领域
本发明涉及显示技术领域，尤其涉及一种薄膜晶体管、显示装置。
背景技术
近年来，用户对高品质的显示面板的需求逐渐提高，进而对薄膜晶体管(Thin-film transistor，简称TFT)的要求也越来越高。
目前常用低温多晶硅(Low Temperature Poly-silicon，简称LTPS)或氧化物半导体作为有源层的材料。然而，以低温多晶硅作用有源层的材料的TFT，存在均一性差、难以实现大尺寸的问题。以氧化物半导体作为有源层的材料的TFT，存在迁移率低的问题。
发明内容
本发明的实施例提供一种薄膜晶体管、显示装置，可同时提高薄膜晶体管的迁移率和开关比。
为达到上述目的，本发明的实施例采用如下技术方案：
第一方面，提供一种薄膜晶体管，包括设置在衬底上的栅极、包括碳纳米管的有源图案、辅助栅极、源极和漏极，所述辅助栅极与所述漏极电连接；所述有源图案包括沿第一方向延伸且间隔设置的多个条形子图案；沿所述第一方向，所述有源图案中的每个所述条形子图案中的一端与所述源极相接触、另一端与所述漏极相接触。
可选的，所述辅助栅极与所述栅极同层设置，且所述辅助栅极的材料与所述栅极的材料相同。
可选的，所述辅助栅极在所述衬底上的正投影与所述漏极在所述衬底上的正投影重叠。
可选的，还包括设置于所述衬底上的绝缘层，所述绝缘层包括多个条形的凹槽；所述与所述条形子图案一一对应，且所述凹槽在所述衬底上的正投影与所述条形子图案凹槽在所述衬底上的正投影完全重叠；所述条形子图案位于与其对应的所述凹槽中，和/或，所述条形子图案背离所述衬底的表面与所述衬底之间的距离大于所述绝缘层背离所述衬底的表面与所述衬底之间的距离。
可选的，所述条形子图案填充于所述凹槽中；所述条形子图案靠近所述衬底一侧的表面和与其对应的所述凹槽的底面平齐。
可选的，所述凹槽贯通所述绝缘层；每个所述凹槽中填充有修饰图案；所述有源图案设置于所述修饰图案背离所述衬底一侧；所述修饰图案与所述条形子图案一一对应且直接接触，所述修饰图案在所述衬底上的正投影和与其对应的所述条形子图案在所述衬底上正投影完全重叠；其中，所述修饰图案的材料不与所述绝缘层的材料发生化学反应。
可选的，所述薄膜晶体管为底栅型薄膜晶体管；所述绝缘层设置于所述有源图案靠近所述衬底一侧；所述凹槽未贯通所述绝缘层；或者，所述薄膜晶体管为顶栅型薄膜晶体管或双栅型薄膜晶体管；所述绝缘层设置于所述有源图案靠近所述衬底一侧；所述凹槽未贯通所述绝缘层。
可选的，所述薄膜晶体管为底栅型薄膜晶体管；所述薄膜晶体管还包括设置于所述衬底上的栅绝缘层，所述栅绝缘层设置于所述绝缘层靠近所述衬底一侧；或者，所述薄膜晶体管为顶栅型薄膜晶体管或双栅型薄膜晶体管；所述薄膜晶体管还包括设置于所述衬底上的缓冲层，所述缓冲层设置于所述绝缘层靠近所述衬底一侧。
可选的，所述薄膜晶体管为底栅型薄膜晶体管；所述薄膜晶体管还包括设置于所述衬底上的栅绝缘层，所述栅绝缘层设置于所述绝缘层靠近所述衬底一侧，所述修饰图案与所述栅绝缘层直接接触；或者，所述薄膜晶体管为顶栅型薄膜晶体管或双栅型薄膜晶体管；所述薄膜晶体管还包括设置于所述衬底上的缓冲层，所述缓冲层设置于所述绝缘层靠近所述衬底一侧，所述修饰图案与所述缓冲层直接接触。
可选的，所述修饰图案的材料为硅烷偶联剂，所述绝缘层的材料为疏水性绝缘材料；所述底栅型薄膜晶体管中的所述栅绝缘层的材料可与羧基发生化学反应；或者，所述顶栅型薄膜晶体管或所述双栅型薄膜晶体管中的缓冲层的材料可与羧基发生化学反应。
可选的，所述条形子图案的横截面的宽度范围为大于或等于5nm、且小于1000；其中，所述横截面与所述衬底的厚度方向垂直，所述横截面的宽度与所述第一方向垂直。
第二方面，提供一种显示装置，包括阵列基板，所述阵列基板包括像素电路，所述像素电路包括驱动晶体管和开关晶体管；所述驱动晶体管和/或所述开关晶体管为第一方面所述的薄膜晶体管。
本发明实施例提供一种薄膜晶体管、显示装置，一方面，该薄膜晶体管包括有源图案，有源图案包括间隔设置的多个条形子图案，每个条形子图案包括一个或多个碳纳米管，每个条形子图案包括一个或多个碳纳米管，每个条形子图案中的碳纳米管被限定在该条形子图案所在区域内，因此，一个条形子图案中的碳纳米管的排列受限。相较于相关技术中整个有源图案所在的区域，本发明实施例的每个条形子图案所在的区域小得多，因此，相较于相关技术中多个碳纳米管沿任意方向排列，本发明实施例的碳纳米管的延伸方向与第一方向之间的夹角均较小，进而多个碳纳米管之间的夹角可忽略不计，多个碳纳米管整体呈规则排列，从而可改善相关技术中因多个碳纳米管不规则排列而导致的薄膜晶体管的迁移率低的问题。另一方面，由于漏极与辅助栅极电连接，二者电位相同且同步，因此，在漏极附近形成了一个方形势垒，该方形势垒不随偏压改变，从而在薄膜晶体管处于关态时，可抑制漏极少子遂穿，从而提高薄膜晶体管的开关比，并改善双极性，避免薄膜晶体管出现关不住的问题。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例提供的一种显示装置的结构示意图；
图2为本发明实施例提供的一种薄膜晶体管的俯视示意图；
图3为图2中A-A1向的剖视示意图；
图4为本发明实施例提供的一种薄膜晶体管的结构示意图；
图5为本发明实施例提供的一种薄膜晶体管的结构示意图；
图6为本发明实施例提供的一种薄膜晶体管的结构示意图；
图7为本发明实施例提供的一种薄膜晶体管的结构示意图；
图8a为相关技术提供的一种碳纳米管的排布示意图；
图8b为本发明实施例提供的一种碳纳米管的排布示意图；
图9为本发明实施例提供的一种绝缘层的结构示意图；
图10为本发明实施例提供的一种薄膜晶体管的结构示意图；
图11为本发明实施例提供的一种薄膜晶体管的结构示意图；
图12为本发明实施例提供的一种薄膜晶体管的结构示意图；
图13为本发明实施例提供的一种阵列基板的结构示意图；
图14为本发明实施例提供的一种阵列基板的结构示意图。
附图标记：
1-框架；2-显示面板；21-阵列基板；22-对置基板；3-电路板；4-盖板；10-衬底；11-条形子图案；111-碳纳米管；12-源极；13-漏极；14-绝缘层；141-凹槽；15-栅极；16-栅绝缘层；17-缓冲层；18-层间绝缘层；19-辅栅电极；20-修饰图案；31-驱动晶体管；41-LED发光单元；42-第一电极；43-发光层；44-第二电极；45-像素界定层50-辅助栅极。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
显示装置可以用作手机、平板电脑、个人数字助理(personal digitalassistant，PDA)、车载电脑等，本发明实施例对显示面板的具体用途不做特殊限制。
如图1所示，该显示装置例如可以包括框架1、显示面板2、电路板3、盖板4、以及包括摄像头等的其他电子配件。
以上述显示面板2的出光方向为顶发光为例，框架1可以是U形框架，显示面板2和电路板3设置于框架1中。盖板4设置于显示面板2的出光侧，电路板设置于显示面板2背离盖板4一侧。
上述显示面板2可以是有机电致(organic light emitting diode，简称OLED)显示面板，或发光二极管(light emitting diode，简称LED)显示面板，或量子点电致(Quantum Dot Light Emitting Diodes，简称QLED)显示面板，或液晶显示面板。
上述显示面板2均包括阵列基板21和对置基板22，阵列基板21包括薄膜晶体管。
本发明实施例提供一种薄膜晶体管，该薄膜晶体管可以用作上述阵列基板21中的薄膜晶体管。当然，该薄膜晶体管还可以用于其他基板，本发明实施例不作特殊限定。
如图2-图4所示，该薄膜晶体管，包括设置在衬底10上的栅极15、包括碳纳米管的有源图案、辅助栅极50、源极12和漏极13，辅助栅极50与漏极13电连接；有源图案包括沿第一方向延伸且间隔设置的多个条形子图案11；沿第一方向，有源图案中的每个条形子图案11中的一端与源极12相接触、另一端与漏极13相接触。
可选的，该薄膜晶体管可以是底栅型薄膜晶体管、顶栅型薄膜晶体管、双栅型薄膜晶体管。
如图4和图5所示，若该薄膜晶体管为底栅型薄膜晶体管，则底栅型薄膜晶体管还包括依次设置于衬底10上的栅极15、栅绝缘层16。其中，栅极15和栅绝缘层16设置于有源图案靠近衬底10一侧。
如图6所示，若该薄膜晶体管为顶栅型薄膜晶体管，则顶栅型薄膜晶体管还包括依次设置于有源图案背离衬底10一侧的栅绝缘层16、栅极15、以及层间绝缘层18。其中，栅绝缘层16、栅极15、以及层间绝缘层18设置于源极12和漏极13靠近衬底10一侧，源极12和漏极13通过过孔与有源图案相接触。
如图7所示，若该薄膜晶体管为双栅型薄膜晶体管，则双栅型薄膜晶体管还包括依次设置于有源图案背离衬底10一侧的栅绝缘层16、栅极15、层间绝缘层18、以及辅栅电极19。其中，栅绝缘层16、栅极15、以及层间绝缘层18设置于源极12和漏极13靠近衬底10一侧，源极12和漏极13通过过孔与有源图案相接触。辅栅电极19设置于层间绝缘层18背离衬底10一侧，并通过层间绝缘层18上的过孔与栅极15电连接。
可选的，由于条形子图案11沿第一方向延伸，且沿第一方向，有源图案中的每个条形子图案11中的一端与源极12相接触、另一端与漏极13相接触。因此，第一方向，即源极12指向漏极13的方向。
此处，沿第一方向，每个条形子图案11具有相对的两端，因此，条形子图案11的一端与源极12相接触、另一端与漏极13相接触是清楚且唯一的。
可选的，由于本发明实施例中的碳纳米管用作有源图案，因此，本发明实施例所采用的碳纳米管为半导体型碳纳米管。
此处，碳纳米管原材料包括金属型碳纳米管和半导体型碳纳米管。本发明实施例可以采用离心等方式去除碳纳米管原材料中的金属型碳纳米管，以得到所述半导体型碳纳米管。
示例的，采用离心的方式去除碳纳米管原材料中的金属型碳纳米管。可先在碳纳米管原材料中添加聚合物；并采用超声分散方式将碳纳米管中的多个半导体型碳纳米管、以及金属型碳纳米管分散成独立的个体，聚合物与半导体型碳纳米管反应，并包裹在半导体型碳纳米管的表面，避免任意一个半导体型碳纳米管与金属型碳纳米管和其他半导体型碳纳米管接触；再根据半导体型碳纳米管与金属型碳纳米管的密度差异，采用离心工艺分离出半导体型碳纳米管。
在此基础上，还可以去除半导体型碳纳米管表面的聚合物，例如可以利用溶剂将半导体型碳纳米管表面的聚合物。
可选的，不对有源图案中条形子图案11的个数进行限定。有源图案中条形子图案11的个数与源极12和漏极13的尺寸、以及每个条形子图案11的横截面的宽度有关。
其中，条形子图案11的横截面为沿垂直于衬底10的厚度方向的截面。条形子图案11的横截面的宽度与第一方向垂直。
可选的，有源图案中的多个条形子图案11的尺寸可以相同也可以不相同。
可选的，本领域的技术人员应该知道，碳纳米管的形状近似可看作圆柱体。其中，碳纳米管的直径(圆柱体的底面的直径)约为1nm、长度(圆柱体的高)约为1000nm。
本发明实施例不对多个条形子图案11的横截面的宽度范围进行限定。每个条形子图案11的横截面的宽度应至少大于或等于一个碳纳米管的直径的尺寸，且小于碳纳米管的长度尺寸，以实现多根碳纳米管的顺排。
示例的，条形子图案11的横截面的宽度范围为大于等于1nm、且小于1000nm。
不对条形子图案11沿第一方向的尺寸进行限定，条形子图案11沿第一方向的尺寸与源极12和漏极13之间的间距、以及碳纳米管的尺寸有关。
可选的，源极12和漏极13的材料可以包括钼(Mo)、铜(Cu)、钼铌合金(MoNb)、铝(Al)等金属材料；源极12和漏极13的材料也可以包括氧化铟锡(Indium tin oxide，简称ITO)等等透明导电材料。
栅极15的材料可以包括Mo、Cu、MoNb、Al等金属材料；栅极15的材料也可以包括ITO等等透明导电材料。
其中，源极12、漏极13、以及栅极15可以是单层，也可以是多层。例如，源极12、漏极13、栅极15包括一层，且材料为铜；或者，源极12、漏极13、栅极15包括两层，其中一层的材料为铬(Cr)，另一层的材料为金(Au)。
可选的，不对辅助栅极50的设置位置进行限定。
示例的，如图4和图5所示，辅助栅极50与栅极15同层设置；或者，辅助栅极50与源极12和漏极13同层设置。
当然，辅助栅极50还可以设置在其他位置，本发明实施例对此不进行限定。
其中，在辅助栅极50与栅极15同层设置的情况下，辅助栅极50可与栅极15通过同一次构图工艺形成，以简化薄膜晶体管的制备工艺。此处，辅助栅极50的材料与栅极15的材料相同。
在辅助栅极50与源极12和漏极13同层设置的情况下，辅助栅极50可与源极12和漏极13通过同一次构图工艺形成，以简化薄膜晶体管的制备工艺。此处，辅助栅极50的材料与源极12和漏极13的材料相同。
可选的，不对漏极13与辅助栅极50的电连接方式进行限定，漏极13与辅助栅极50可以直接接触连接；或者，漏极13与辅助栅极50也可以通过导电引线电连接。
相关技术中，虽然可采用碳纳米管作为有源图案的材料，解决均一性差、难以实现大尺寸显示面板、以及迁移率低等问题。但是，如图8a所示，通过现有工艺制得的有源图案中的多个碳纳米管111无序排列。而若采用无序排列的碳纳米管111作为有源图案，则薄膜晶体管的迁移率仍然较低。
在此基础上，本领域的技术人员应该知道，迁移率较高的薄膜晶体管，其开关比通常较小；或者，开关比较大的薄膜晶体管，其迁移率通常较小。
因此，如何同时提高薄膜晶体管的迁移率和开关比是目前亟待解决的问题。
本发明实施例提供一种薄膜晶体管，一方面，该薄膜晶体管包括有源图案，有源图案包括间隔设置的多个条形子图案11，每个条形子图案11包括一个或多个碳纳米管111。每个条形子图案11中的碳纳米管111被限定在该条形子图案11所在区域内，因此，一个条形子图案11中的碳纳米管111的排列受限。相较于相关技术中整个有源图案所在的区域，本发明实施例的每个条形子图案11所在的区域小得多，因此，相较于相关技术中多个碳纳米管111沿任意方向排列，本发明实施例的碳纳米管111的延伸方向与第一方向之间的夹角均较小(如图8b所示)，进而多个碳纳米管111之间的夹角可忽略不计，多个碳纳米管111整体呈规则排列，从而可改善相关技术中因多个碳纳米管111不规则排列而导致的薄膜晶体管的迁移率低的问题。另一方面，由于漏极13与辅助栅极50电连接，二者电位相同且同步，因此，在漏极13附近形成了一个方形势垒，该方形势垒不随偏压改变，从而在薄膜晶体管处于关态时，可抑制漏极13少子遂穿，从而提高薄膜晶体管的开关比，并改善双极性，避免薄膜晶体管出现关不住的问题。
可选的，在辅助栅极50与栅极15同层设置的情况下，辅助栅极50在衬底10上的正投影与漏极13在衬底10上的正投影重叠。
这样一来，可直接通过过孔使得辅助栅极50与漏极13电连接。
当然，只要辅助栅极50与漏极13异层设置，辅助栅极50与漏极13均可通过过孔直接电连接。
可选的，如图9所示，薄膜晶体管还包括设置于衬底10上的绝缘层14，绝缘层14包括多个条形的凹槽141；如图4-图7、图10-图12所示，条形子图案11与凹槽141一一对应，且条形子图案11在衬底10上的正投影与凹槽141在衬底10上的正投影完全重叠。条形子图案11位于与其对应的凹槽141中，和/或，条形子图案11远离衬底10的表面与衬底10的之间距离大于绝缘层14背离衬底10的表面与衬底10之间的距离。
可选的，如图4-图7所示，条形子图案11靠近衬底10一侧的表面和与其对应的凹槽141的底面平齐。即，条形子图案11直接形成在与其对应的凹槽141中。
此处，如图4-图7所示，条形子图案11的厚度小于或等于与其对应的凹槽141的深度，条形子图案11完全填充于与其对应的凹槽141中。
或者，条形子图案11的厚度大于与其对应的凹槽141的深度，条形子图案11远离衬底10的表面与衬底10的之间距离大于绝缘层14背离衬底10的表面与衬底10之间的距离。
可选的，如图10-图12所示，凹槽141中设置有其他结构(例如下文的修饰图案，为方便描述，后续称其他结构为修饰图案)，且修饰图案20设置于条形子图案11靠近衬底10一侧。
此处，修饰图案20的厚度小于凹槽141的深度。如图10所示，在修饰图案20与条形子图案11的厚度之和大于与其对应的凹槽141的深度的情况下，条形子图案11中的一部分填充于与其对应的凹槽141中，条形子图案11远离衬底10的表面与衬底10之间的距离大于绝缘层14背离衬底10的表面与衬底10之间的距离；或者，在修饰图案20与条形子图案11的厚度之和小于或等于与该条形子图案11对应的凹槽141的情况下，条形子图案11完全填充于与其对应的凹槽141中。
或者，如图11和图12所示，修饰图案20的厚度大于或等于凹槽141的深度，条形子图案11靠近衬底10的表面与衬底10的之间距离大于或等于绝缘层14背离衬底10的表面与衬底10之间的距离。
对于上述，凹槽141可以贯通绝缘层14，也可以不贯穿绝缘层14。条形子图案11的厚度方向、修饰图案20的厚度方向、以及凹槽141的深度方向均与衬底10的厚度方向平行。凹槽141在各个位置处的深度可以相同，也可以不相同。本发明实施例以凹槽141的最大深度与条形子图案11的最大厚度或修饰图案20的最大厚度进行比较。
可选的，如图9所示，不论衬底10上设置有一个或多个所述薄膜晶体管，绝缘层14中除凹槽141以外的其他部分的背离衬底10一侧的表面与衬底10之间的垂直距离都相同。
可选的，不对绝缘层14的形成方式进行限定，绝缘层14的形成方式与其材料有关。
示例的，若绝缘层14的材料为无机绝缘材料，或者，绝缘层14的材料包括感光材料。则可以采用光刻工艺形成包括多个凹槽14的绝缘层14。
若绝缘层14的材料为胶材，且该胶材在固化前为液态。则可以先在衬底10上形成液态的胶材；再将具有多个凸起的模具放在胶材上，并对液态的胶材施加作用力，直到胶材的形状变为多个间隔设置的胶条；之后，再对胶材进行固化；最后，剥离模具，得到绝缘层14。
当然，还可以通过其他方式形成上述绝缘层14，本发明实施例对此不进行限定。
本发明实施例中，可先在衬底10上形成具有凹槽141的绝缘层14；之后，再在凹槽141中形成条形子图案11，以得到间隔设置的多个条形子图案11。或者，可先在衬底10上形成具有凹槽141的绝缘层14；之后，再在凹槽141中形成其他结构(例如下文的修饰图案)，并在该结构上形成条形子图案11，以得到间隔设置的多个条形子图案11。其中，该结构在衬底10上的正投影和与其对应的凹槽141在衬底10上的正投影完全重叠，且条形子图案11在衬底10上的正投影和与其对应的凹槽141在衬底10上的正投影完全重叠，因此，该结构在衬底10上的正投影和与其对应的条形子图案11在衬底10上的正投影完全重叠。
可选的，如图4-图7所示，条形子图案11填充于凹槽141中；条形子图案11靠近衬底10一侧的表面和与其对应的凹槽141的底面平齐；条形子图案11的厚度小于或等于与其对应的凹槽141的深度。
此处，凹槽141的底面，即，凹槽141中靠近衬底10的面。
可选的，如图4和图6所示，条形子图案11的厚度恰好等于与其对应的凹槽141的深度。
或者，如图5和图7所示，条形子图案11的厚度小于与其对应的凹槽141的深度。
或者，条形子图案11的厚度大于与其对应的凹槽141的深度。
本发明实施例中，可先在衬底10上形成具有凹槽141的绝缘层14；之后，再在凹槽141中直接形成条形子图案11，以得到间隔设置的多个条形子图案11。
可选的，如图10-图12所示，凹槽141贯通绝缘层14；每个凹槽141中填充有修饰图案20；有源图案设置于修饰图案20背离衬底10一侧；修饰图案20与条形子图案11一一对应且直接接触，修饰图案20在衬底10上的正投影和与其对应的条形子图案11在衬底10上正投影完全重叠；其中，修饰图案20的材料不与绝缘层14的材料发生化学反应。
可选的，不对修饰图案20的材料进行限定。一方面，修饰图案20的材料可以与碳纳米管111发生化学反应，以使得条形子图案11仅形成于修饰图案20上；另一方面，在凹槽141贯通绝缘层14的情况下，修饰图案20的材料不与绝缘层14的材料发生化学反应，以避免修饰图案20形成在绝缘层14背离衬底10一侧表面上，进而避免有源图案形成在除凹槽141所在的区域以外的区域。
可选的，如图10所示，修饰图案20的厚度小于与其对应的凹槽141的深度。
或者，如图11和图12所示，修饰图案20的厚度恰好等于与其对应的凹槽141的深度。
或者，修饰图案20的厚度大于与其对应的凹槽141的深度。
本发明实施例中，先在凹槽141中形成修饰图案20，再在修饰图案20背离衬底10一侧形成条形子图案。由于修饰图案20的材料不与绝缘层14的材料发生化学反应，因此，修饰图案20仅形成于凹槽141中；由于修饰图案20的材料可以与碳纳米管111发生化学反应，因此，修饰图案20可以将碳纳米管111牢牢地吸附固定住，从而使得条形子图案11仅形成于修饰图案20上。最终得到的有源图案中的多个条形子图案11相互间隔设置，且每个条形子图案11在衬底10上的正投影和与其对应的凹槽141在衬底10上的正投影恰好完全重叠。
可选的，如图4所示，所述薄膜晶体管为底栅型薄膜晶体管；凹槽141未贯通绝缘层14，绝缘层14为栅绝缘层16。
此处，在所述薄膜晶体管为底栅型薄膜晶体管的情况下，该薄膜晶体管还可以包括设置于衬底10与栅极15之间的缓冲层17。
可选的，如图6所示，所述薄膜晶体管为顶栅型薄膜晶体管或双栅型薄膜晶体管(图6仅示出顶栅型薄膜晶体管)；该薄膜晶体管还包括设置于衬底10上的缓冲层17，缓冲层17设置于有源图案靠近衬底10一侧；凹槽141未贯通绝缘层14，绝缘层14为缓冲层17。
本发明实施例中，在凹槽141未贯通绝缘层14的情况下，若所述薄膜晶体管为底栅型薄膜晶体管，则可用栅绝缘层16共用作绝缘层14；若所述薄膜晶体管为顶栅型薄膜晶体管或双栅型薄膜晶体管，则可用缓冲层17共用作绝缘层14。这样一来，可以简化薄膜晶体管的制备流程，节省成本。
可选的，如图5所示，所述薄膜晶体管为底栅型薄膜晶体管；栅绝缘层16设置于绝缘层14靠近衬底10一侧。或者，如图7所示，所述薄膜晶体管为顶栅型薄膜晶体管或双栅型薄膜晶体管；该薄膜晶体管还包括设置于衬底10上的缓冲层17，缓冲层17设置于绝缘层14靠近衬底10一侧。
可选的，凹槽141可以贯通绝缘层14，也可以不贯穿绝缘层14。图5和图7仅示出凹槽141贯通绝缘层14的情况。
本发明实实施例中，对于不同类型的薄膜晶体管，可将绝缘层14设置在不同位置。
可选的，如图10所示，所述薄膜晶体管为底栅型薄膜晶体管；栅绝缘层16设置于绝缘层14靠近衬底10一侧，修饰图案20与栅绝缘层16直接接触。
可选的，修饰图案20的材料可以与栅绝缘层16的材料发生化学反应，以使得修饰图案20与栅绝缘层16直接接触。
此处，修饰图案20的材料可以是两性偶联剂。其中，两性偶联剂中的一个基团与碳纳米管111发生化学反应，另一个基团与栅绝缘层16的材料发生化学反应。
示例的，该两性偶联剂为硅烷偶联剂，例如，3-氨丙基三乙氧基硅烷(APTES)。栅绝缘层16的材料为氧化硅(SiOx)、二氧化铪(HfO2)，或氧化镁(MgO)与HfO2的复合膜层。绝缘层14的材料为疏水型绝缘材料，例如氮化硅(SiNx)。
其中，硅烷偶联剂包括氨基和羧基。羧基与栅绝缘层16的材料缩聚形成一层自组装单分子层；氨基与碳纳米管111发生化学反应，并将其吸附在修饰图案20表面。
或者，如图11和图12所示，所述薄膜晶体管为顶栅型薄膜晶体管或双栅型薄膜晶体管；缓冲层17设置于绝缘层14靠近衬底10一侧，修饰图案20与缓冲层17直接接触。
可选的，修饰图案20的材料可以与缓冲层17的材料发生化学反应，以使得修饰图案20与缓冲层17直接接触。
此处，修饰图案20的材料可以是两性偶联剂。其中，两性偶联剂中的一个基团与碳纳米管111发生化学反应，另一个基团与缓冲层17的材料发生化学反应。
示例的，该两性偶联剂为硅烷偶联剂，例如，APTES。缓冲层17的材料为SiOx、HfO2，或MgO与HfO2的复合膜层。绝缘层14的材料为疏水型绝缘材料，例如SiNx。
其中，硅烷偶联剂包括氨基和羧基。羧基与缓冲层17的材料缩聚形成一层自组装单分子层；氨基与碳纳米管111发生化学反应，并将其吸附在修饰图案20表面。
本发明实施例中，在凹槽141贯通绝缘层14的情况下，若薄膜晶体管为底栅型薄膜晶体管，可以使修饰图案20的材料与栅绝缘层16的材料发生化学反应，以将修饰图案20固定在栅绝缘层16上；若薄膜晶体管为顶栅型薄膜晶体管或双栅型薄膜晶体管，可以使修饰图案20的材料与缓冲层17的材料发生化学反应，以将修饰图案20固定在缓冲层17上。
可选的，如图8b所示，条形子图案11的横截面的宽度范围为大于或等于5nm、且小于1000nm。
示例的，条形子图案11的横截面的宽度为5nm、211nm、800nm、1000nm。
由于碳纳米管111的直径约为1nm、长度约为1000nm，因此，碳纳米管111的长度比其直径大得多。
基于此，本发明实施例中，由于碳纳米管111的长度比其直径大得多，因此，条形子图案11的横截面的宽度越小，每根碳纳米管111与第一方向之间的夹角越小。本发明实施例通过将碳纳米管111限定在宽度范围为大于或等于5nm、且小于1000的区域内，以使得每根碳纳米管111与第一方向之间的夹角均较小，进而多个碳纳米管111之间的夹角可忽略不计，从而提高薄膜晶体管的迁移率。
本发明实施例还提供一种显示装置，包括阵列基板21，如图13和图14所示，阵列基板21包括像素电路，像素电路包括驱动晶体管31和开关晶体管；驱动晶体管31和/或开关晶体管为前述任一实施例所述的薄膜晶体管。
在上述基础上，像素电路还包括存储电容。
此处，以2T1C的像素电路为例，像素电路至少包括一个开关晶体管、一个驱动晶体管31、一个存储电容。开关晶体管的源极12与数据信号端连接、漏极13与驱动晶体管31的栅极15和存储电容的一端连接。驱动晶体管31的源极12与VDD信号线或信号端子连接、漏极13与存储电容的另一端和发光器件(例如下文的第一电极或LED发光单元)的一端连接。发光器件的另一端与VSS信号线或信号端子连接。
可选的，显示装置可以是OLED显示装置、或QLED显示装置、或LED显示装置。
如图13所示，在显示装置为OLED显示装置或QLED显示装置的情况下，OLED显示装置或QLED显示装置包括阵列基板21，阵列基板21还包括设置在薄膜晶体管背离衬底10一侧的多个发光器件，发光器件包括依次层叠设置的第一电极42、发光层43、第二电极44，第一电极42与驱动晶体管31的漏极13电连接。在此基础上，阵列基板21还包括设置在相邻发光器件之间的像素界定层45。
其中，第一电极42为阳极，第二电极44为阴极；或者，第一电极42为阴极，第二电极44为阳极。
若显示装置为OLED显示装置，则发光层43为有机发光功能层；若显示装置为QLED显示装置，则发光层43为量子点发光层。
如图14所示，在显示装置为LED显示装置的情况下，阵列基板21还包括设置在薄膜晶体管背离衬底10一侧的LED发光单元41，LED发光单元41与驱动晶体管31的漏极13电连接，LED发光单元41的阴极与VSS信号线或信号端子相连。
本发明实施例提供一种显示装置，由于驱动晶体管31通常需要较高的迁移率，因此，可采用本发明实施例的薄膜晶体管作为驱动晶体管31；由于开关晶体管通常需要较大的开关比，因此，也可采用本发明实施例的薄膜晶体管作为开关晶体管，以提高发光效率。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。
