一种具有断电记忆功能的显示操作板
技术领域
本实用新型涉及断电记忆控制器的技术领域，尤其是指一种具有断电记忆功能的显示操作板。
背景技术
现有显示操作板，主要包括显示部分及操作部分两个部分，显示部分具有显示温度、故障代码、系统运行状态等功能；操作部分具有系统状态控制、系统参数设定、参数读取等功能。显示操作板通过通讯线与主控板进行通讯，并不具备自主存储信息或者运行状态的功能。主要原因是现有的显示操作板的控制芯片或者相匹配的主控板控制器无存储EEPROM或者不能模拟EEPROM或者EEPROM存储空间不够。
另外，在CN 204065703 U的中国专利中公开了一种断电记忆电路及家用电器控制系统，其包括主控制芯片1 、显示模块及断电记忆电路，其中，通过增加超大容量的法拉电容及电路设计来维持记忆电路芯片，达到可以在24 小时内维持断电记忆的功能，但是这种方式存在有一定的局限性，一旦出现断电时间超过额定的时间后，则无法维持断电记忆，存在有一定的局限性。
实用新型内容
本实用新型的目的在于克服现有技术的不足，提供一种具有断电记忆功能的显示操作板。
为了实现上述的目的，本实用新型所提供的一种具有断电记忆功能的显示操作板，包括主控模块以及与主控模块电信连接的显示模块，所述显示模块配置有与其电信连接的记忆模块，其中，所述记忆模块包括有存储芯片U1、滤波电容C1、第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4及三极管Q1，所述滤波电容C1一端分别连接存储芯片U1的1、2、3、4脚和GND，所述滤波电容的C1另一端分别连接预设的电源VCC和存储芯片U1的8脚；所述第二电阻R2、第三电阻R3、第四电阻R4的一端均连接至电源VCC，且所述第二电阻R2、第三电阻R3、第四电阻R4的另一端分别连接至存储芯片U1的7、5、6脚；所述主控模块的时钟信号CLK接至存储芯片U1的6脚，所述主控模块的数据信号DATA接至存储芯片U1的5脚；所述三极管Q1的集电极连接存储芯片U1的7脚，所述三极管Q1的发射极连接GND，所述第一电阻一端与三极管Q1的基极连接且第一电阻的另一端与所述主控模块的STB/WP信号连接。
进一步，所述存储芯片U1为EEPROM存储器。
本实用新型采用上述的方案，其有益效果在于：通过设置有记忆模块使显示操作板具备了自主存储信息或运行状态的功能，实现了断电记忆的功能；另外，含有记忆模块的显示操作板具有通用性，可匹配不同的系统，如适用于家电，工业，变频器等不同系统。
附图说明
图1为本实用新型的硬件结构图。
图2为本实用新型的记忆模块原理图。
具体实施方式
为了便于理解本实用新型，下面参照附图对本实用新型进行更全面的描述。附图中给出了本实用新型的较佳实施方式。但是，本实用新型可以以许多不同的形式来实现，并不限于本文所描述的实施方式。提供这些实施方式的目的是使对本实用新型的公开内容理解得更加透彻全面。
参见附图1-2所示，在本实施例中，一种具有断电记忆功能的显示操作板，包括主控模块以及与主控模块电信连接的显示模块，其中，显示模块配置有与其电信连接的记忆模块，即，主控模块、显示模块及记忆模块通过通讯线相连且进行数据传输，主控模块及显示模块属本领域常规元件，其原理及结构属公知常识，在此处不再赘述，可参照中国专利CN204065703 U；本实施例的主控模块的通讯线分别对应包含数据信号DATA、时钟信号CLK及STB/WP信号，其中，数据信号DATA、时钟输入CLK及STB/WP信号所对应的通讯线复用，以减少主控板I/O口压力。
在本实施例中，记忆模块包括有存储芯片U1、滤波电容C1、第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4及三极管Q1，其中，滤波电容C1一端分别连接存储芯片U1的1、2、3、4脚和GND，滤波电容的C1另一端分别连接预设的电源VCC和存储芯片U1的8脚；第二电阻R2、第三电阻R3、第四电阻R4的一端均连接至电源VCC，且第二电阻R2、第三电阻R3、第四电阻R4的另一端分别连接至存储芯片U1的7、5、6脚；主控模块的时钟信号CLK接至存储芯片U1的6脚，主控模块的数据信号DATA接至存储芯片U1的5脚；三极管Q1的集电极连接存储芯片U1的7脚，三极管Q1的发射极连接GND，第一电阻一端与三极管Q1的基极连接且第一电阻的另一端与所述主控模块的STB/WP信号连接。
为了便于对记忆模块的理解，以下结合具体工作原理作进一步的说明。
当由主控模块输出的STB/WP信号为高电平时，三极管Q1导通，则此时的存储芯片U1的7脚（WP）通过三极管Q1与GND连接，对应为低电平，令存储芯片U1可进行读写操作，与显示模块达到分时复用，另外，主控模块及显示模块可将数据信息经数据信号DATA的通讯线持续写入存储芯片U1中。
而当由主控模块输出的STB/WP信号为低电平时，三极管Q1不导通，则此时存储芯片U1的7脚（WP）仅外通过第二电阻R2与电源VCC连接，存储芯片U1的7脚（WP）对应为高电平，存储芯片U1仅可进行读操作。
存储芯片U1维持工作，直至下次上电后，供主控模块读取存储在存储芯片U1内的数据信息，并基于数据信息进行运行显示。
进一步，存储芯片U1为EEPROM存储器。
以上所述之实施例仅为本实用新型的较佳实施例，并非对本实用新型做任何形式上的限制。任何熟悉本领域的技术人员，在不脱离本实用新型技术方案范围情况下，利用上述揭示的技术内容对本实用新型技术方案作出更多可能的变动和润饰，或修改均为本实用新型的等效实施例。故凡未脱离本实用新型技术方案的内容，依据本实用新型之思路所做的等同等效变化，均应涵盖于本实用新型的保护范围内。
