用于极化编码中的速率匹配的装置和方法
相关申请的交叉引用
本申请要求于2018年3月29日提交的发明名称为“用于极化编码中的速率匹配的装置和方法”、申请号为No.15/939,750的美国专利申请的优先权，其全部内容以引入的方式并入本文。
技术领域
本公开一般涉及通信，尤其涉及极化码和编码的速率匹配。
背景技术
极化码被提出作为用于未来无线通信的信道码，并且被选择用于新第五代(5thgeneration，5G)空口(也称为5G新空口(new radio，NR))的上行和下行增强移动宽带(enhanced mobile broadband，eMBB)控制信道编码。这些码相比最先进的纠错码具有优势，并且编码复杂度低。参见E.Arikan于2009年在IEEE Trans.Inf.Theory第55卷，第7期，第3051–3073页发表的“Channel polarization:A method for constructing capacity-achieving codes for symmetric binary-input memoryless channels”。对于解码极化编码的信息，连续消除列表(successive cancellation list，SCL)解码及其扩展(例如SC列表解码)是有效且高效的选择。
基于信道极化，Arikan设计了一种信道码，该信道码被证明能够达到信道容量。极化是指一种编码特性，即当码长度增加到无穷大时，比特信道(也称为子信道)极化并且其容量趋于零(完全有噪信道)或一(完全完美信道)。换句话说，在高容量子信道中编码的比特将经历具有高信噪比(signal-to-noise ratio，SNR)的信道，并且具有较高的可靠性或被正确解码的可能性，而在低容量子信道中编码的比特将经历具有低SNR的信道，并且具有低可靠性和被正确解码的低可能性。完美比特信道的分数等于该信道的容量。
发明内容
本文通过示例公开了说明性实施例。
本公开部分涉及一种用于生成和发送码字的方法。该方法涉及基于待从极化码的码字中打孔的连续编码比特位置的非相邻子集，确定输入比特向量的不可用输入比特位置。在根据极化码对输入比特向量进行编码以生成码字中，信息比特被应用于输入比特向量中除了不可用输入比特位置之外的输入比特位置。从码字中对连续编码比特位置的非相邻子集进行打孔，以生成打孔的码字，并且发送该打孔的码字。
在实施例中，一种非暂时性处理器可读介质可以存储指令，当由一个或多个处理器执行时，上述指令使一个或多个处理器执行用于生成和发送码字的方法。该方法可以涉及：基于待从极化码的码字中打孔的连续编码比特位置的非相邻子集，确定输入比特向量的不可用输入比特位置；根据极化码对输入比特向量进行编码以生成码字，其中，编码涉及将信息比特应用于输入比特向量中除了不可用输入比特位置之外的输入比特位置；从码字中对待被打孔的连续编码比特位置的非相邻子集进行打孔，以生成打孔的码字；以及发送该打孔的码字。
一种存储这种指令的介质可以与处理器组合。例如，一种装置可以包括处理器和耦合到处理器的存储器，其中，存储器存储指令，当由处理器执行时，该指令使处理器执行一种方法。该方法可以是如本文所公开的用于生成和发送码字的方法，并且可以包括：基于待从极化码的码字中打孔的连续编码比特位置的非相邻子集，确定输入比特向量的不可用输入比特位置；通过将信息比特应用于输入比特向量中除了不可用输入比特位置之外的输入比特位置，根据极化码对输入比特向量进行编码以生成码字；从码字中对待被打孔的连续编码比特位置的非相邻子集进行打孔，以生成打孔的码字；以及发送该打孔的码字。
根据本公开的另一方面，一种用于生成和发送码字的装置包括码处理模块、耦合到码处理模块的编码器模块、耦合到编码器模块的后编码处理器模块、以及耦合到后编码处理模块的发射器。码处理模块被配置为基于待从极化码的码字中打孔的连续编码比特位置的非相邻子集，确定输入比特向量的不可用输入比特位置。编码器模块被配置为通过将信息比特应用于输入比特向量中除了不可用输入比特位置之外的输入比特位置，根据极化码对输入比特向量进行编码以生成码字。后编码处理模块被配置为通过从码字中对待被打孔的连续编码比特位置的非相邻子集进行打孔，生成打孔的码字。发射器被配置为发送该打孔的码字。
如本文所公开的装置可以在用户设备和/或通信网络设备中实现。
在审阅以下描述后，本公开的实施例的其他方面和特征对于本领域技术人员而言显而易见。
附图说明
现参考附图更详细地描述实施例的示例。
图1为示出如何从核产生极化编码生成矩阵的一个示例的图。
图2和图3示出了极化编码生成矩阵用于产生码字的示例以及示例极化编码器的示意图。
图4为示出示例决策列表树的一部分的图，该决策列表树的宽度由最大给定列表大小限定，并用于连续消除列表(successive cancellation list，SCL)极化解码器。
图5是示出基于2乘2核的极化编码器的示例的框图。
图6是与2乘2Arikan核对应的蝶形运算的示例图示。
图7-图11分别示出了长度为4、8、16、32、和64的链式极化码的示例编码图。
图12为仿真的性能结果图。
图13和图14为在示例链式极化码中进行块打孔的图形表示。
图15为根据实施例的在示例链式极化码中进行打孔的图形表示。
图16为在另一示例链式极化码中进行打孔的另一实施例的图形表示。
图17为另一仿真的性能结果图。
图18为根据实施例的示例编码方法的流程图。
图19为根据另一实施例的示例编码方法的流程图。
图20为根据另一实施例的示例编码方法的流程图。
图21为用于编码和发送码字的示例装置的框图。
图22为用于接收和解码码字的示例装置的框图。
图23为示例简化处理系统的框图，该处理系统可以用于实现本文公开的实施例。
图24示出了示例通信系统，在该通信系统中可以实现本公开的实施例。
图25A和图25B示出了可以实现根据本公开的方法和教导的示例设备。
具体实施方式
图1是通过说明性示例的方式示出如何从核G2 100产生极化编码生成矩阵的图。注意，图1是一个示例。还可以有其他形式的核。
极化码可以基于种子矩阵F＝G2 100从克罗内克积矩阵形成。对于具有长度为N＝2m的码字的极化码，生成矩阵为
图2和图3示出了极化编码生成矩阵用于产生码字的示例和示例极化编码器的示意图。在图2中，生成矩阵
众所周知，可以在有比特翻转或没有比特翻转的情况下执行极化编码。图3中的示例极化编码器没有比特翻转。
通常，极化编码器的输出可以表示为
本文公开的实施例可以在没有比特翻转或有比特翻转的情况下实现。
在极化码构造中，理想情况下，输入向量的更“可靠”的比特位置(有时称为比特索引或子信道索引)用于携带信息比特，输入向量的更“不可靠”的比特位置用于携带冻结比特(即，编码器和解码器均已知的比特)。然而，当信息通过物理信道发送时，给定比特位置的可靠性也是物理信道的特征的函数，例如物理信道的擦除率(erasure rate)或信噪比(signal-to-noise ratio，SNR)。例如，可以在信息通过信道发送之前，基于假设的或测量的物理信道的特征来计算可靠性序列(可靠位置和不可靠位置)。在理论上，只要每个冻结比特的位置对于编码器和解码器均是已知的，冻结比特就可以设为任意值。在传统应用中，冻结比特均设为零。
在具有足够长的码长度的情况下，如果使用连续消除(successivecancellation，SC)解码算法，根据极化理论设计的码可以达到二进制对称无记忆信道中的信道容量。Arikan分析和仿真了一种非常简单的SC解码算法。
在实践中，码长度不可能是无限的，并且信道不可能是二进制无记忆信道，因此，这种简单的SC解码器无法达到信道容量。根据Arikan，如果在AWGN信道中码长度超过220比特，则当使用SC解码时，可以接近信道容量。这样长的码长度例如在无线通信中是不实际的。
输入向量中可以包括辅助比特或检错码(error-detecting code，EDC)比特以辅助解码。循环冗余校验(cyclic redundancy check，CRC)码可以用作EDC。一个码字内可以使用多于一个EDC。然而，应理解，可以使用其他EDC，例如校验和(checksum)码或Fletcher码。一些EDC也是纠错码(error-correcting code，ECC)。
CRC比特例如基于发送的信息比特生成。虽然CRC比特也可以或替代地放置在输入向量的其他位置，但CRC比特通常放置在输入向量的较可靠位置。CRC比特可以用于列表解码的路径选择，例如以改善极化码性能。在编码过程中，可以从K个信息比特(包括一个或多个CRC比特)和(N-K)个冻结比特形成N比特输入向量。在该示例中，从多个输入比特开始，计算CRC并将其附加到输入比特，以产生包括输入比特和CRC比特的一组K个信息比特。插入其余的(N-K)个冻结比特以产生N比特的输入向量，其中，在Arikan极化码中，N是2的幂。然后，输入向量乘以极化码的生成矩阵以产生N比特的码字。
该码字通过信道发送，然后接收器接收字(word)。由于诸如噪声的信道效应，接收的字可能不同于发送的码字。解码器尝试解码接收的字以确定原始输入向量中的信息比特。
在解码从输入向量编码的码字的过程中，将输入向量中的冻结比特的位置和值视为已知。为了简化描述，输入向量中解码器未预先知道的比特将称为“未知”比特。例如，包括任何上述CRC比特的信息比特是未知比特。一些极化解码器使用如上所述的SC解码，其中，顺序地解码未知比特，并且应用连续消除。一旦做出关于将如何解码未知比特的特定决策，则SC极化解码器不允许更改或纠正该比特，并且解码器继续解码下一未知比特。
在Tal和Vardy于2011年7月在Proceedings of the 2011IEEE InternationalSymposium on Information Theory第1-5页发表的“List Decoding of Polar Codes”中描述了具有更优纠错性能的SC极化解码算法的扩展，称为列表解码或SCL解码。在列表解码器中，生成二进制决策树的连续层级，每层对应于相应未知比特的决策。决策树中从根节点到叶节点的每个(解码)路径表示未知比特的可能的部分解码序列，并且具有对应的似然(likelihood，即可能性)。通常，在生成决策树的过程中，在决策树的其中路径数量超过设定阈值L的每层上，识别具有最高似然的L个路径，并且丢弃其余路径。一些列表解码器还可以使用包括在码字中的CRC比特以辅助解码。例如，如果码字包括对于先前信息比特的编码的CRC比特，则一旦生成决策树，就对照那些幸存的路径中的每个路径中表示的CRC比特来校验与解码的信息比特对应的每个幸存的路径。然后，解码器输出通过CRC校验的幸存路径中的信息比特作为解码向量。如果多于一个路径通过CRC校验，则解码器选择通过CRC校验并且具有最高似然(这可以根据某个度量来确定)的路径用于输出。如果没有路径通过CRC校验，或如果码字不包括编码的CRC比特，则解码器选择具有最高似然的路径用于输出，如上所述，这可以通过某个度量来确定。
因此，存在基于连续消除的两种解码，包括SC解码和列表解码，列表解码也称为SCL解码。对于每个解码的比特，解码路径生成用于下一解码比特的两个叶子分支(比特＝0|1)。SC解码器仅追踪一个解码路径。在估计解码比特的值后，忽略另一可能的值。假设当更新部分和结果时正确地估计了每个先前的比特，则继续解码下一比特。
图4是示出用于SCL极化解码器的示例决策树300的一部分的图，该决策树的宽度由最大给定列表大小L限定。在图4中，列表大小L为4。示出了决策树的五个层302、304、306、308、310。虽然示出了五层，但应理解，用于解码K个信息比特(包括CRC比特)的决策树将具有K+1层。在根层302后的每层，多达4个幸存解码路径中的每个路径扩展一个比特。根节点320的叶节点或子节点表示对于第一比特的可能选择，并且后续叶节点表示对于后续比特的可能选择。例如，从根节点320到叶节点330a的解码路径表示估计的码字比特序列0,1,0,0。在层308，可能的路径的数量大于L，所以识别具有最高似然(例如，最优路径度量(pathmetric，PM))的L个路径，并丢弃其余路径。在层306进行路径排序后幸存的解码路径在图4中加粗显示。类似地，在层310，可能的路径的数量也大于L，因此识别具有最高似然(最优PM)的L个路径，并丢弃其余路径。在所示示例中，终止于叶节点330a、330b、330c、和330d的路径表示最高似然路径。终止于叶节点340a、340b、340c、340d的路径为较低似然路径，这些路径被丢弃。
SCL解码可以进一步分为纯列表解码和CRC辅助SCL(CRC-Aided SCL，CA-SCL)解码，在纯列表解码中，选择具有最高似然的幸存路径，在CA-SCL解码中，CRC比特用于路径选择。SC解码是纯列表解码的特例，其中列表大小L＝1。CRC可以在最终路径选择中提供较优的纠错性能，但在SCL解码中是可选的。在解码过程中的路径选择或在最终路径选择中，其他解码辅助操作(例如基于奇偶性的奇偶校验(parity check，PC)或包括在输入向量中的“PC”比特)可以代替CRC比特或与CRC比特一起使用。
在加性高斯白噪声(additive white Gaussian noise，AWGN)信道中，极化码实际上将信道分为N个子信道，其中，N称为母码长度并在Arikan极化码中总是2的幂，这是基于是2x2矩阵的极化核。极化码的码构造的关键是确定为信息比特选择或分配哪个比特信道(本文中也称为子信道)以及为冻结比特分配哪个子信道。在一些实施例中，一个或多个子信道还分配给奇偶/PC、CRC、和/或用于辅助解码的其他类型的比特。根据极化理论，分配给冻结比特的子信道称为冻结子信道，分配给信息比特的子信道称为信息子信道，并且额外的辅助子信道可以分配给用于辅助解码的辅助比特。在一些实施例中，辅助比特被认为是某种形式的信息比特，为这些比特选择或分配较可靠的子信道。
以上描述了基于2乘2Arikan核G2的克罗内克积的极化编码器。图5是示出基于2乘2核的极化编码器400的示例的框图。图5中标记了子信道和编码比特。如上所述，信道被极化码分成N个子信道。信息块和冻结比特被分配到N个子信道上，并且极化编码器400将得到的大小为N的向量与N乘N克罗内克矩阵相乘，以生成包括N个编码比特的码字。信息块包括至少信息比特，并且还可以包括辅助比特，例如CRC比特或PC比特。子信道选择器(未示出)可以耦合到极化编码器400以为信息比特和任何辅助比特选择子信道，其中，任何其余子信道为冻结子信道。
对于基于2乘2核和N乘N克罗内克矩阵的极化码，N是2的幂。在本文中，将这种类型的核和基于这种核的极化码作为说明性示例进行讨论。具有不同大小(或输入数量)的其他形式的极化核的特征通常可以是码长度N＝Ln，其中，L是应用的核的维度(即，输入的大小或数量)。此外，产生高阶核的极化核(例如其他素数核(例如3乘3或5乘5)或(素数或非素数)核的组合)可以在码子信道之间产生极化。还应注意，编码比特处理(例如打孔、缩短、零填充、和/或重复)可以结合基于2乘2核或其他类型的核的极化码一起使用，例如，用于例如速率匹配和/或其他目的。
由于SC、SCL、或CA-SCL解码，在这些合成子信道上出现极化现象。有些合成子信道容量大，有些容量小。换言之，一些合成子信道具有相当高的信噪比(signal-to-noiseratio，SNR)，而其他合成子信道具有相当低的SNR。这些度量是可以用于量化或分类子信道“可靠性”的特征的示例。还可以使用或替代地使用指示子信道可靠性的其他度量。
码构造涉及确定码率(信息比特的数量K，或多少个子信道用于携带信息比特)以及从N个可用子信道中选择用于携带信息比特的特定K个子信道。为了便于参考，信息比特可以包括待被编码的输入比特，并可能包括CRC比特、PC比特、和/或其他用于辅助解码的辅助比特。子信道选择基于子信道的可靠性，通常，最高可靠性的子信道被选择为用于携带信息比特的子信道。
例如，可以在一个或多个有序序列中指定子信道可靠性。可以针对码长度Nmax计算单个嵌套的且与SNR无关的有序子信道序列，其中，从较长的Nmax序列中选择较短码长度N的有序序列。可以替代地计算不同母码长度Ni的多个有序序列，并且可以基于优选的码长度为特定码选择母码长度序列之一。另一可能的选择涉及例如按照SNR值计算多个有序序列，并基于测量的SNR选择有序序列。
计算子信道可靠性有若干种方法。例如，Mori R、Tanaka T于2009年在IEEEInternational Symposium on Information Theory第1496-1500页上发表的“Performance and construction of polar codes on symmetric binary-inputmemoryless channels”提出了一种密度演化(density evolution，DE)方法，其中，使用置信传播解码的解码错误概率来测量子信道的可靠性，该解码错误概率可以通过密度演化来计算。经证明，所提方法在用于极化构造时，对于任意对称二进制删除信道(binaryerasure channel)具有容量逼近(capacity-achieving)。然而，由于该方法依赖于对每个子信道的对数似然比(log likelihood ratio，LLR)值的迭代计算，因此该方法计算复杂。
根据E.Arikan于2009年在IEEE Transactions on Information Theory第55卷第7期第3051-3073页中发表的“Channel polarization:A method for constructingcapacity-achieving codes for symmetric binary-input memoryless channels”中提出的精灵辅助(genie-aided)方法，编码器在不同的子信道上对解码器已知的训练序列进行编码。解码器向编码器反馈解码结果，从而编码器可以计算每个子信道的可靠性统计，并获得子信道的适应良好的可靠性向量。子信道的相对可靠性取决于接收SNR，使该方法成为SNR相关方法。
J.Dai、K.Niu、Z.Si、J.Lin于2016年5月发表的“Evaluation and Optimizationof Gaussian Approximation for Polar Codes”以及P.Trifonov于2012年在IEEETrans.on Communications第60卷第11期第3221-3227页发表的“Efficient design anddecoding of polar codes”中提出的高斯近似法假设每个编码比特都具有相同的错误概率。根据该错误概率，使用密度演化算法获得子信道的可靠性。由于编码比特的该错误概率与接收SNR有关，所以该方法同样是SNR相关的方法，并且计算复杂。
在华为和海思3GPP TSG RAN WG1 Meeting第87次会议上的R1-1611254,“Detailsof the Polar Code Design”中公开了一种SNR无关的极化权重(polarization weight，PW)方法。在该方法中，子信道的可靠性通过相应的β扩展(beta-expansion)值来测量，这些β拓展值由闭式公式给出，作为子信道索引的二进制表示的函数。可靠性测量是SNR无关的，并且可以产生针对不同码率和块长度的单个嵌套有序子信道序列。该序列可以离线计算，并且可以存储在存储器中以供使用，从而提供相对于其他方法更低的实现和计算复杂度。
如上所述，通过计算子信道可靠性以(从核及其生成矩阵)生成有序序列存在若干种方式。并非每种方式都一定得到嵌套序列，并且该嵌套序列不一定是唯一的。例如，基于在2016年7月29号提交的中国专利申请No.CN 201610619696.5中所公开的极化权重或基于在2016年12月23日提交的美国专利申请No.62/438,565中所公开的汉明权重，可以生成嵌套有序序列，上述两个专利申请通过引用并入本文。还可以使用或替代地使用其他技术。
可以以多种不同的方式执行有序序列计算。例如，可以在线执行计算，产生可以动态调整的或例如基于观测的信道条件重新计算的有序序列。或者，可以离线执行计算(即，提前计算)，以产生预计算的(且静态的)有序序列，可以存储该序列，并在后续编码期间提取该序列。又或者，可以部分地在线及部分地离线执行计算。
在移动无线通信中，信道条件可能随时间大幅变化。因为具有高计算复杂度的在线序列计算方法(例如genie-aided、DE、和基于GA的方法)可能消耗大量通信带宽和处理资源，因此使用这些方法是不实际的。相反，一般离线执行计算复杂的方法，以例如通过对码长度和码率的不同组合固定工作SNR或参考SNR来产生多个静态有序序列。然而，由于简单的在线序列生成方法(例如，在2017年2月24日提交的发明名称为“指定编码子信道的有序序列的装置和方法”的美国专利申请No.62/463,128中公开的方法，该专利申请通过引用并入本文)通常消耗较少内存，并且可以更灵活和自适应地应对时变无线信道条件，因此这些方法仍然是优选的。
如上所述，5G NR控制信道编码采用了Arikan码。对于小的块，该选择的码在TBCC上具有较好的编码性能(大约2.0dB增益)。
如上示例性所述，码长度为N＝2n并且二进制核为
令
c＝uGN。
上文还通过示例描述了Arikan极化码的不同解码算法。SC解码是最简单的算法，已证明了该算法下极化码的容量逼近特性。虽然在SC解码下极化码具有容量逼近，但其在有限码长度下的性能并不理想。SCL解码可以改进有限码长度下的性能。还提出了针对极化码的CA-SCL解码算法。使用CA-SCL解码的极化码已成为Turbo码和低密度奇偶校验(lowdensity parity check，LDPC)码的有力竞争对手。
Arikan极化码的解码复杂度和时延与SCL解码实现方式的列表大小直接相关。第三代合作伙伴计划(3rd generation partnership project，3GPP)通过分配3个额外的CRC比特来保证NR-PDCCH信道的虚警率(false-alarm-rate，FAR)，从而假设最大列表大小为8，该最大列表大小等于列表8解码器对编码性能的限制。
该限制主要是由于在每个信息比特从2L个候选路径中对L个幸存路径进行排序而付出的复杂度和时延代价。复杂度是O(2LK log(2L))，其中，L是列表大小，K是信息比特的数量。此外，基于SC的解码器实际上不处理信息比特，直到在任意特定比特的解码期间从2L个候选中选择了L个幸存候选。
由于该限制，在当前5G MR标准中，提议Arikan极化码仅用于小块(较小的K)并假设使用L<＝8的解码器。
进一步提高编码增益而不增加列表大小的一种解决方案是优化编码器。例如，编码器优化可以侧重于核，以增加极化，和/或侧重于速率匹配方案的比特分配，以降低与SCL解码相关联的性能代价。然而，对极化核的任何改变会从根本上重塑极化码的特征，尤其是与根据速率匹配方案在K个最可靠的比特位置上分配K个信息比特密切相关的可靠性分布。因此，一些实施例涉及极化核及其动态比特分配的优化。
本公开的实施例可以潜在地结合极化编码使用，极化编码包括使用“链式”极化码的链式极化编码。链式极化码也称为“卷积”极化码或分支MERA码(Branching MERA code)。例如，参见A.J.Ferrus和D.Poulin于2014年6月发表在Proc.Intl Symp.Inf.Theory(ISIT)2014,Honolulu,HI,USA的“Branching MERA codes:A natural extension of classicand quantum polar codes”。
链式极化编码中的核优化可以以图形的形式描述，即，通过修改Arikan极化码的图形表示以将表示2×2核
链式极化码使用n个编码层或级对输入向量或块u＝[u1,u2,…,uN]进行编码，在实施例中，这n个编码层或级从1到n编号。对于2乘2核，n＝log2N，更一般地，对于l乘l核，n＝loglN。例如，通过从极化码的编码层开始并在这些层的输入处增加蝴蝶，使其将两个相邻的蝴蝶绑在一起，可以获得编码层。对于层i，前2i-1个比特和后2i-1个比特仅复制到极化编码层的输入。对除了最后一层的所有编码层执行该运算。
图7-图11示出了长度分别为4、8、16、32、和64的链式极化码的示例编码图。这些图中虚线内的部分是附加部分，如果删除，将得到Arikan极化码的图。
这些图形表示显示，与Arikan极化码相比，通过将几组互锁核分层，比特位置之间的互连数目增加，上述互连包括每个图的上半部分中的比特位置和每个图的下半部分的比特位置之间的互连。相对于Arikan极化码，加强了极化。实际上，链式极化码的指数值远大于Arikan极化码的指数值(该值为1/2)。指数值指示极化，其中，指数值越高，指示极化程度越高。
仿真显示，对于相同的列表大小，与Arikan极化码相比，链式极化码具有显著的性能增益。例如在SC解码和CA-SCL解码下，在不同码率下，链式极化码的性能可以优于Arikan极化码。图12是对于Arikan极化码和链式极化码(在图12中标记为“cpolar(链式极化)”)仿真得到的性能图。图12中列出了仿真条件。在不同的仿真条件和/或在相似或不同的操作条件下，可能会观察到相似或不同的结果。
仿真表明，Arikan极化码和链式极化码都具有很好的差错控制性能。两种类型的码的生成矩阵GN可以从较小长度的生成矩阵(例如GN/2)递归地构造。虽然对于Arikan极化码，递归就足以用GN/2描述GN，但是对于链式极化码，引入附加矩阵以完成码构造。如图7-图11中的链式极化码的图形表示可见，这些附加矩阵通常起到将Arikan极化码的蝴蝶“链接”在一起的作用，因此可以认为具有链接效果。
与当前的编码方案相比，借助于涉及链接并还可能涉及递归的生成矩阵，使用链式极化码的统一编码方法预计具有更好的性能。在本公开中，描述了这种编码方法及相关实施例。
Arikan极化码的生成矩阵
基于2乘2核的长度为N＝2n的链式极化码的生成矩阵可以写为
其中，G2＝F，T是矩阵转置运算符。在该示例中，矩阵
链式极化码的生成矩阵可以通过两个步骤构造。第一步骤基于使用大小为z×z的核矩阵F的极化码构造来定义，其中，核矩阵F在伽罗华域(Galois field)GF(q)上定义。通过该步骤，大小为zn的生成矩阵可以递归地构造为
其中，
码块长度为N＝2n的链式极化码的生成矩阵也可以写为
其中，G2＝F，并且CN和PN如下定义。
PN＝[pi,j]是定义为pπ(j),j＝1的置换矩阵，其中
令Rj表示一组行索引，在列j处CN不为零。然后对于
虽然因为大小为N的生成矩阵基于较小的生成矩阵，这一步骤是递归定义的，但是应理解，递归并不一定涉及多次迭代。例如，较小的矩阵(以上为
另一运算可以称为链接步骤或运算，其中，附加矩阵(也称为链接矩阵)如下被应用到基本生成矩阵
将上述公式中的
链接矩阵仅应用于基本生成矩阵中的某些条目。例如，可以基于最终生成矩阵中的目标行权重来选择将应用链接矩阵的特定条目。还可以或替代地基于其他参数和/或使用诸如数值分析的技术来确定条目选择。
通常，一旦选择了基本生成矩阵
对于2×2核
然而，利用链接矩阵
对于4×4核
利用链接矩阵
这些是构造链式极化码的生成矩阵的说明性示例。例如，本公开不限于将CN/4仅应用于上述位置。在其他实施例中，CN/4还可以或替代地应用于其他位置处的条目，例如在位置(行，列)＝(4,1),(4,2)和(2,3)处的条目。
链式极化码(cpolar码)也可以通过其他方式设计。例如，于2018年1月19日提交的申请号为15/875,403、发明名称为“用于极化码构造和比特位置分配的装置和方法”的美国专利申请以及于2018年2月23日提交的申请号为62/634,278、发明名称为“用于极化码构造和编码的装置和方法”的美国临时专利申请提供了可以结合本公开实施例一起实施的其他链式极化编码。这些申请的全部内容通过引用并入本文。
由于在不进行速率匹配的情况下cpolar码相对于极化码的优秀性能，cpolar码是一种有吸引力的信道码，可以用于未来商业通信系统。速率匹配可以是实际系统的重要组成部分，因此为cpolar码开发速率匹配装置和方法非常重要。虽然一些极化码的速率匹配技术可以直接应用于cpolar码，但对于cpolar码，此类速率匹配下的性能可能无法维持。此外，对码比特进行打孔影响某些子信道的可靠性和容量，以致于一些子信道将具有很低的可靠性或容量(例如零)，从而这些子信道实际上变为“不可用”。
在一些实施例中，不可用子信道的可靠性和/或容量低于用于携带实际上可以在接收器处解码的比特的子信道的可靠性/容量。在其他实施例中，可以认为这样的子信道不可用：其可靠性或容量使得其携带的比特实际上无法被解码。在其他实施例中，虽然信息比特可以放置在一个或多个不可用子信道上，但这可能导致其性能劣于选择较少不可用子信道或不选择不可用子信道作为信息子信道的类似码。
与极化码不同，找出cpolar码的一组打孔码比特和不可用子信道之间的关系不是一件容易的事。一个有趣的问题是找到适用于cpolar码的速率匹配技术。在一些cpolar码的速率匹配实施例中，可以识别受打孔影响最大的子信道(例如，不可用子信道)，并将其从用于信息集的子信道中排除。在其他实施例中，如此识别的子信道可以设为“不可用”或看作是冻结比特子信道(例如，包括在用于冻结比特的子信道集合中)。无论如何，cpolar速率匹配不一定仅特定于cpolar码，而是可以应用于其他类型的极化码，例如Arikan极化码。
在实施例中，速率匹配用于构造(K,M,N)码，其中，K是信息块长度，M是经速率匹配后的码块长度，N＝2n是母码长度。考虑cpolar码长度为N，并且打孔一个码比特。对该码比特进行打孔将导致子信道之一不可用，并使该子信道容量为零。如果额外的码比特被打孔，总共具有P个打孔的码比特，则P个子信道将变得不可用。换句话说，对于打孔的码比特索引的集合
在进行块打孔或自然顺序打孔(其中，前P个码比特被打孔，
在图13中，在最右列用白圈示出了8个打孔的码比特，在最左列同样用白圈示出了8个不可用信息比特(子信道)。该示例中的块打孔按照码比特的自然顺序从第一码比特开始对码比特的相邻块进行打孔。自然顺序是指按比特索引或子信道索引顺序的比特(或子信道)序列。在图13中，对于N＝16，在图中的右手侧示出了从1到16的码比特索引。类似地，在图13的左手侧示出了从1到16的输入比特位置索引或子信道索引。索引不一定需要从数字1开始，例如，在图13的示例中，索引范围可以从0到15。应注意，自然顺序可以是索引的升序或降序。
对于图13中所示的块打孔，
图14中的块打孔按照相反的顺序，在所示示例中从第N个码比特(索引N)开始。在最右列用白圈示出了8个打孔的码比特9到16，并且在最左列用白圈示出了8个不可用输入比特位置、信息比特、或子信道1到8。这种从最后一个码比特开始的块打孔可以一般性地描述为
根据本公开实施例的速率匹配可以称为“开始-结束”(start-end，SE)速率匹配。为了使用SE速率匹配构造(K,M,N)cpolar码，引入设计参数S。S表示待通过块打孔进行打孔的码比特的数量。即，按码比特的自然顺序，从第一码比特开始的前S个码比特被打孔。给定待被打孔以进行速率匹配的码比特的总数P(例如，P＝N-M)，速率匹配可能涉及选择E＝P-S个额外的码比特进行打孔。这些额外的码比特根据反转块打孔来选择，其中，根据码比特的自然顺序的最后E个码比特被打孔。然后，可以确定由于该打孔而变得不可用的特定子信道或不可用集合
在确定不可用集合
即，前D个子信道将是不可用的，并且通过仅选择偶数索引的子信道，来从按子信道索引的自然顺序在前D个子信道之后的子信道中选择后续P-D个不可用子信道。换句话说，从第一子信道开始，D个连续的子信道是不可用的。然后，从子信道D+2开始，总共P-D个偶数索引子信道(其可以是连续的偶数索引子信道)是不可用的。D基于P和S确定，并且例如可以存储在不同码参数的表中。
图15是对于示例链式极化码的SE打孔的图形表示，其中N＝16，P＝8。在图15中，S＝5，E＝P-S＝3，D＝6，并且
图16是在另一示例链式极化码(在该情况下是长度为32的cpolar码)中进行打孔的另一实施例的图形表示。在最右列用白圈示出了14个打孔的码比特，并且在最左列用白圈示出了14个不可用的输入或信息比特(子信道)。因此，N＝32，P＝14，S＝7，E＝P-S＝7。在该示例中，
如本文所公开的通过打孔的速率匹配可以用于构造cpolar码，并且可以构造具有不同码配置的其他类型的极化码(例如Arikan极化码)。作为说明性示例，假设要构造(K,M,N)cpolar码，其中K是信息块长度，M是经速率匹配后的码块长度，N＝2n是母码长度，并且指定子信道可靠性的子信道可靠性序列QN＝{q1,q2,…,qN}可用。然后，码构造可以如下进行：
步骤1)确定打孔的码比特的数量P＝N-M
步骤2)根据K和M确定自然顺序的块打孔的比特的数量S，在实施例中，S＝S(K,M)。
作为示例，可以使用指定不同范围的K/M下的S的值的表来确定S。在确定S后，反转自然顺序的块打孔的比特的数量可以确定为E＝P-S。或者，可以先确定E，例如作为函数E＝E(K,M)，然后可以确定S为S＝P-E。
步骤3)根据S和E确定连续不可用子信道的数量D，D＝D(S,E)。可以存储表以实施该函数。
步骤4)确定不可用子信道集合
步骤5)通过根据Q选择K个最可靠子信道(如果Q中的条目按可靠性增加的顺序从1到N排列，则从qN,qN-1,…开始，并跳过不可用集合
图17是仿真的另一性能结果图，示出了SE打孔的优秀性能，其中K＝150，M＝300，N＝512，S＝106，E＝106。在不同的仿真条件下和/或在相似或不同的操作条件下可以观察到相似或不同的结果。
图18是根据实施例的示例编码方法的流程图。所示示例方法1800包括在1802确定一个或多个编码参数。例如，该编码参数可以包括母码长度N、信息比特的数量K、在通过打孔进行速率匹配后的码块长度M、和/或冻结比特的数量。在1802还可以确定与速率匹配相关的一个或多个编码参数，例如S和E。任何编码参数都可以从存储器读取，或以其他方式提供。例如，一些参数(例如码长度N)可以基于给定K和给定码率R来计算。类似地，可以给定S和E之一，并且可以如本文其他部分所述计算另一参数。在1806，确定子信道的可靠性顺序。例如，可以使用规则集以减少在1806确定子信道顺序中涉及的可靠性计算和多项式比较的数量，这可以使得当信息将被编码或解码时在线确定子信道顺序成为可能。可以预计算一个或多个可靠性顺序并将其存储在存储器中，并在编码需要时在1806访问。
当在1810要对信息进行编码时，可以使用在1806确定的有序子信道序列和如本文所公开的不可用子信道集合来选择信息子信道、冻结子信道、和/或其他类型的子信道。例如，至少一些不可用子信道是冻结的，优选地，全部不可用子信道都是冻结的。例如根据(N-K)是否大于不可用子信道的数量，额外的子信道可以是冻结的。基于子信道可靠性顺序，任何额外的子信道可以是冻结的。
在1811，码字被打孔以进行速率匹配，并随后在1812，打孔的码字被发送。
图18中的示例方法仅出于说明性目的。其他实施例可以涉及以任何各种方式执行所示操作、执行更少操作或附加操作、和/或改变执行操作的顺序。
图19是根据另一实施例的编码方法1900的示例的流程图。示例方法1900涉及在1952确定子信道的有序序列，并在1954存储确定的有序子信道序列。在一些实施方式中，这些步骤可以是可选的，或者可以与编码方法1900中的其他编码步骤独立地提前执行。例如，编码方法1900可以替代地涉及通过从存储器中提取或读取存储的有序子信道序列来在1952确定该有序子信道序列。还存在其他可能性。
在1956确定一个或多个编码参数，根据要选择的子信道的类型，编码参数可以包括K或(N-K)，并且本文描述了在确定这些编码参数中可以涉及的编码参数和操作的示例。在1958，选择N个子信道中的K个最可靠的子信道或(N-K)个最不可靠的子信道。在1958的子信道选择还考虑了不可用子信道。至少一些不可用子信道(优选地，全部不可用子信道)从K个最可靠的子信道的选择中排除。同样，至少一些不可用子信道(优选地，全部不可用子信道)被包括在(N-K)个最不可靠的子信道的选择中，作为冻结子信道。
在1960的编码涉及根据在1958的选择将输入比特编码到K个最可靠的子信道上。通过在1960的编码生成的码字在1961被打孔，并在1962被发送。
示例方法1900仅出于说明性目的。其他实施例可以涉及以任何各种方式执行所示操作、执行更少操作或附加操作、和/或改变执行操作的顺序。基于本公开，其他变形形式对于本领域技术人员来说是显而易见的。
图18和图19示出了编码方法的一般示例。图20是根据另一实施例的示例编码方法的流程图。
示例方法2000包括在2002确定一个或多个编码参数。编码参数可以从存储器读取，可以计算，或可以以其它方式提供。在2004，确定表示子信道的可靠性顺序的有序序列。在2006，基于待从极化码的码字中打孔的连续编码比特位置的非相邻子集确定输入比特向量的不可用输入比特位置。这些子集是非相邻的，但每个子集内的编码比特位置是相邻的。这在上文中通过S/E打孔的示例描述。更一般地，编码比特位置的两个或两个以上的子集在编码比特位置的自然顺序中是非相邻的，而每个子集中的编码比特位置在自然顺序中是连续的。编码比特位置可以对应于编码比特或编码的多比特符号。输入比特位置可以类似地对应于比特位置或多比特符号位置，并且还与子信道相关联。
在2002、2004、2006的操作中的一个或多个操作可以在将编码或解码信息时执行，或提前执行。例如，可以预先计算不同编码参数的有序子信道序列和/或不可用输入比特位置，并将其存储在存储器中，并在编码需要时访问。
在2004、2006确定的有序子信道序列和不可用输入位置可以在2008用于选择信息子信道、冻结子信道、和/或其他类型的子信道。在2010，根据极化码对输入比特向量进行编码，以生成码字。在2010的编码中，信息比特应用于输入比特向量中除了不可用输入位置以外的输入比特位置。其他输入比特位置是冻结的，并具有预定的输入值。
在2011，连续编码比特位置的非相邻子集从码字中打孔以生成打孔的码字。该打孔的码字随后在2012发送。在2010、2011、2012可以生成多个码字、对其进行打孔、并将其发送。
与图18和图19中的其他示例方法1800、1900相同，示例方法2000仅出于说明性目的。其他实施例可以涉及以任何各种方式执行所示操作、执行更少操作或附加操作、和/或改变执行操作的顺序。基于本公开，其他变形形式对于本领域技术人员来说是显而易见的。
在实施例中，可以单独或以任何组合的方式提供以下中的一个或多个：
非相邻子集包括第一子集和第二子集，第一子集包括第一编码比特位置，第二子集包括最后一个编码比特位置——图15和图16示出了示例，其中，第一子集包括前S个编码比特位置，第二子集包括后E个编码比特位置；
不可用输入比特位置包括连续输入比特位置的第一子集和非连续输入比特位置的第二子集，第一子集包括第一输入比特位置，第二子集与第一子集是非相邻的——图15和图16示出了对此的示例，其中，不可用输入比特位置的第一子集包括前D个输入比特位置，不可用输入比特位置的第二子集包括多个交替的输入比特位置；
如图15和图16通过示例所示，输入比特位置包括第一到第N个输入比特位置；
不可用输入比特位置的第一子集包括偶数个输入比特位置，如图15和图16中的示例所示，其中分别D＝6和D＝8；
不可用输入比特位置的第二子集包括第一子集的输入比特位置之后的偶数编号的输入比特位置——在该背景下，“偶数编号”指的是自然顺序，不一定是索引号，因为16个输入比特位置的索引可以被编为位置1到16或位置0到15，因此，(第2、第4、第6……)“偶数编号”的输入比特位置的索引在1到16索引的情况下可以为偶数索引(2、4、6……)，或者在0到15索引的情况下可以为奇数索引(1、3、5……)；
不可用输入比特位置的第一子集和不可用输入比特位置的第二子集由多个非不可用输入比特位置间隔开，并且不可用输入比特位置的第二子集中的输入比特位置由上述多个非不可用输入比特位置彼此间隔开；
不可用输入比特位置的第一子集和不可用输入比特位置的第二子集由第一多个非不可用输入比特位置间隔开，并且不可用输入比特位置的第二子集中的输入比特位置由第二多个非不可用输入比特位置(与第一多个非不可用输入比特位置不同)间隔开；
不可用输入比特位置的第一子集和不可用输入比特位置的第二子集由第一多个非不可用输入比特位置间隔开，并且不可用输入比特位置的第二子集中的输入比特位置由各个非不可用输入比特位置间隔开，上述各个非不可用输入比特位置包括至少两个不同的多个非不可用输入比特位置；
上述确定涉及在存储器中访问与一个或多个子集相关的信息——示例包括从存储器中读取S和E之一或二者，以及读取一个或多个索引和/或其他信息，从这些其他信息中可以计算或以其他方式识别子集中的编码比特位置；
基于待被打孔的编码比特位置的总数，确定每个非相邻子集中的编码比特位置；
上述确定涉及基于考虑打孔的度量识别不可用输入比特位置；
例如，对于填充存储器中的查找表，可以针对多个不同编码参数中的每个编码参数执行以下：确定每个非相邻子集中的编码比特位置；基于考虑打孔的度量识别不可用输入比特位置；以及将与一个或多个子集相关的信息存储在存储器中；
极化码是链式极化码；
不可用输入比特位置包括输入比特向量中的输入比特位置的子集，该子集在输入比特向量中的输入比特位置中具有最低的性能度量；
上述性能度量是或基于以下中的一个或多个：可靠性、容量。
虽然图18、图19、和图20示出了在编码器(或发射器)处执行的示例操作，但在解码器(或接收器)处可以实施其他实施例。根据图18、图19、和图20中任一项所示的方法和/或如本文公开地，在接收器可以接收基于码的码字的字，对其进行解速率匹配，并基于子信道进行解码，上述子信道由解码器、耦合到解码器的子信道选择器、或在基于处理器的实施例中的处理器来选择。
在另一实施例中，一种非暂时性处理器可读介质，存储有指令，当由一个或多个处理器执行时，该指令使一个或多个处理器执行本文公开的方法。
图21是用于编码和发送码字的装置的框图。装置2100包括耦合到发射器模块2106的编码器模块2104。装置2100还包括耦合到编码器模块2104的码处理模块2110和后编码处理模块2114。后编码处理模块2114还耦合到编码器模块2104和发射器模块2106。图21中还示出了存储器2112，该存储器2112耦合到编码器模块2104、码处理模块2110、后编码处理模块2114、以及发射器模块2106。虽然未示出，但是发射器模块2106可以包括调制器、放大器、天线、和/或发射链的其他模块或组件，或者可选地可以被配置为与单独的(射频(radio-frequency，RF))发射模块通过接口连接。例如，装置2100的所有模块2104、2106、2110、2112、2114中的一些可以以硬件或电路(例如，以一个或多个芯片组、微处理器、专用集成电路(application-specificintegratedcircuit，ASIC)、现场可编程门阵列(field-programmablegatearray，FPGA)、专用逻辑电路、或其组合)实现，以便产生如本文所述的由单独(RF)单元传输的打孔的码字。
在一些实施例中，存储器2112是在2112的非暂时性计算机可读介质，其包括用于由处理器执行的指令以实现和/或控制图21中的码处理模块2110、编码器模块2104、后编码处理模块2114、和发射器模块2106的操作，和/或以其他方式控制本文描述的功能和/或实施例的执行。在一些实施例中，处理器可以是通用计算机硬件平台的组件。在其他实施例中，处理器可以是专用硬件平台的组件。例如，处理器可以是嵌入式处理器，并且指令可以作为固件提供。可以通过仅使用硬件来实现一些实施例。在一些实施例中，由处理器执行的指令可以以软件产品的形式体现。软件产品可以存储在2112处的非易失性或非暂时性存储介质中，其可以是例如光盘只读存储器(compactdiscread-onlymemory，CD-ROM)、通用串行总线(universalserialbus，USB)闪存盘、或可移动硬盘。
在一些实施例中，编码器模块2104在诸如处理器的电路中实现，该电路被配置为如本文所公开地对输入比特或符号进行编码。在编码器模块2104的基于处理器的实施方式中，用于配置处理器以执行编码操作的处理器可执行指令存储在非暂时性处理器可读介质中。非暂时性介质(例如在存储器2112中)可以包括一个或多个固态存储器设备和/或具有可移动且可能可拆卸的存储介质的存储器设备。
码处理模块2110可以在电路中实现，该电路被配置为如本文所公开地确定编码参数、有序子信道序列、以及不可用输入位置或子信道。在一些实施例中，码处理模块2110使用处理器来实现。可以使用相同的处理器或其他电路或单独的处理器或电路来实现编码器模块2104和码处理模块2110。如上面针对编码器模块2104所述，在码处理模块2110的基于处理器的实施方式中，用于配置处理器以执行码处理操作的处理器可执行指令存储在非暂时性处理器可读介质中，例如，存储在存储器2112中。
与编码器模块2104和码处理模块2110类似，后编码处理模块2114在诸如处理器的电路中实现，该电路被配置为执行各种后编码操作。例如，这些后编码操作可以包括速率匹配操作，例如如本文所公开的打孔、缩短、和/或交织。在后编码处理模块2114的基于处理器的实施方式中，用于配置处理器以执行后编码操作的处理器可执行指令存储在非暂时性处理器可读介质中，其示例如上所述。在实施例中，后编码处理模块2114从要在传输之前应用于码字的打孔或缩短方案导出打孔或缩短方案。指示受后编码操作影响的输入比特或符号位置和/或子信道的信息，或者从中可以确定这些比特位置或子信道的信息可以反馈给码处理模块2110、存储至存储器2112、或者由后编码处理模块2114使其可用于码处理模块2110。
在码处理模块2110的一些实施例中，可以基于来自后编码处理模块2114的信息来确定编码参数、有序子信道序列、和/或不可用输入位置或子信道。例如，可以基于由后编码处理模块2114确定的速率匹配方案来确定不可用输入位置以及可能的有序子信道序列。相反，在一些其他实施例中，后编码处理模块2114可以基于由码处理模块2110确定的编码参数和/或有序子信道序列来确定速率匹配方案。在一些其他实施例中，共同执行和优化在码处理模块2110和后编码处理模块2114内进行的确定。
编码器模块2104被配置为接收2102处的输入比特或符号，并且基于极化码将这些输入编码成码字。后编码处理模块2114被配置为对码字进行打孔。发射器模块2106在所示示例中通过后编码处理模块2114耦合到编码器模块2104，以发送打孔的码字。
编码器模块2104、示例装置2100的其他组件、和/或基于处理器的实施例中的处理器可以实现本文公开的各种其他特征中的任何特征。例如，在实施例中，一种装置包括处理器和耦合到处理器的存储器。存储器存储指令，当由处理器执行时，使处理器执行如本文所公开的方法。
用于生成和发送码字的一种装置的另一实施例与图21一致，其中，码处理模块2110用于基于待从极化码的码字中打孔的连续编码比特位置的非相邻子集，确定输入比特向量的不可用输入比特位置；编码器模块2104耦合到码处理模块，用于通过将信息比特应用于输入比特向量中除了不可用输入比特位置之外的输入比特位置，根据极化码对输入比特向量进行编码，以生成码字；后编码处理模块2114耦合到编码器模块，用于通过从码字中对待被打孔的连续编码比特位置的非相邻子集进行打孔，以生成打孔的码字；发射器2106耦合到后编码处理模块，用于发送打孔的码字。
在实施例中，可以单独或以任何组合的方式提供以下中的任一个或多个：
非相邻子集包括第一子集和第二子集，第一子集包括第一编码比特位置，第二子集包括最后一个编码比特位置；
不可用输入比特位置包括连续输入比特位置的第一子集和非连续输入比特位置的第二子集，第一子集包括第一输入比特位置，第二子集与第一子集是非相邻的；
输入比特位置包括第一到第N个输入比特位置；
不可用输入比特位置的第一子集包括偶数个输入比特位置；
不可用输入比特位置的第二子集包括不可用输入比特位置的第一子集的输入比特位置之后的偶数编号的输入比特位置；
不可用输入比特位置的第一子集和不可用输入比特位置的第二子集由多个非不可用输入比特位置间隔开，并且不可用输入比特位置的第二子集中的输入比特位置由上述多个非不可用输入比特位置彼此间隔开；
不可用输入比特位置的第一子集和不可用输入比特位置的第二子集由第一多个非不可用输入比特位置间隔开，并且不可用输入比特位置的第二子集中的输入比特位置由不同的第二多个非不可用输入比特位置间隔开；
不可用输入比特位置的第一子集和不可用输入比特位置的第二子集由第一多个非不可用输入比特位置间隔开，并且不可用输入比特位置的第二子集中的输入比特位置由各个非不可用输入比特位置间隔开，上述各个非不可用输入比特位置包括至少两个不同的多个非不可用输入比特位置；
存储器耦合到码处理模块，其中，码处理模块或基于处理器的实施例中的处理器被配置为通过访问存储器中与一个或多个子集相关的信息来确定不可用输入比特位置；
码处理模块或基于处理器的实施例中的处理器还被配置为基于待被打孔的编码比特位置的总数，确定每个非相邻子集中的编码比特位置；
码处理模块或基于处理器的实施例中的处理器被配置为通过基于考虑打孔的度量识别不可用输入比特位置来确定不可用输入比特位置；
存储器耦合到码处理模块，其中，码处理模块或基于处理器的实施例中的处理器还被配置为对于多个不同编码参数中的每个编码参数：确定每个非相邻子集中的编码比特位置；基于考虑打孔的度量识别不可用输入比特位置；以及将与一个或多个子集相关的信息存储在存储器中；
极化码是链式极化码；
不可用输入比特位置包括输入比特向量中的输入比特位置的子集，该子集在输入比特向量中的输入比特位置中具有最低的性能度量；
上述性能度量是或基于以下中的以下或多个：可靠性、容量。
装置2100可以实现本文公开的各种其他特征中的任何特征。例如，编码器模块2104、发射器模块2106、码处理模块2110、后编码处理模块2114、和/或基于处理器的实施例中的处理器可以被配置为实现本文列出的或以其他方式描述的任何一个或多个特征。
在一些可选实施例中，本文描述的编码器模块2104、发射器模块2106、码处理模块2110、和/或后编码处理模块2114的功能可以在硬件中或者可选地在软件中完全或部分地实现，例如在存储在诸如2112的存储器中并且由装置2100的一个或多个处理器执行的模块中实现。
因此，装置可以包括处理器以及诸如2112的存储器，该存储器耦合到处理器并且存储在由处理器执行时使处理器执行与本文关于编码器模块2104、发射器模块2106、码处理模块2110、和/或后编码模块2114所述的功能和/或实施例的指令。
图22是用于接收和解码码字的示例装置的框图。装置2200包括接收器模块2204，接收器模块2204被配置为接收无线发送的信号并且耦合到解码器模块2206。装置2200还包括耦合到解码器模块2206的码处理模块2210和预解码处理模块2214。预解码处理模块2214还耦合到解码器模块2206和接收器模块2204。图22中还示出了存储器2212，该存储器耦合到解码器模块2206、码处理模块2210、接收器模块2204、以及预解码处理模块2214。
虽然未示出，但接收器模块2204可以包括天线、解调器、放大器、和/或接收链的其他模块或组件，或者可以可选地被配置为与单独的(RF)接收模块通过接口连接。例如，装置2200的所有模块2204、2206、2210、2212、2214中的一些可以以硬件或电路(例如，以一个或多个芯片组、微处理器、ASIC、FPGA、专用逻辑电路、或其组合)实现，以便接收基于如本文所述的链式极化码的码字的字。解码的比特在2220处输出以用于进一步的接收器处理。
在一些实施例中，存储器2212是非暂时性计算机可读介质，其包括由处理器执行的指令以实现和/或控制图22中的接收器模块2204、解码器模块2206、码处理模块2210、和预解码处理模块2214的操作，和/或以其他方式控制本文描述的功能和/或实施例的执行。在一些实施例中，处理器可以是通用计算机硬件平台的组件。在其他实施例中，处理器可以是专用硬件平台的组件。例如，处理器可以是嵌入式处理器，并且指令可以作为固件提供。可以通过仅使用硬件来实现一些实施例。在一些实施例中，由处理器执行的指令可以以软件产品的形式体现。软件产品可以存储在2212处的非易失性或非暂时性存储介质中，该存储介质可以是例如CD-ROM、USB闪存盘、或可移动硬盘。
解码器模块2206在诸如处理器的电路中实现，该电路被配置为如本文所公开地解码接收的码字。在解码器模块2206的基于处理器的实施方式中，用于配置处理器以执行解码操作的处理器可执行指令存储在非暂时性处理器可读介质中。非暂时性介质(例如在存储器2212中)可以包括一个或多个固态存储器设备和/或具有可移动和可能可拆卸的存储介质的存储器设备。
码处理模块2210可以在电路中实现，该电路被配置为确定有序子信道序列和不可用输入位置，并将与这些序列和位置相关的信息存储到存储器2212。在码处理模块2210的基于处理器的实现方式中，用于配置处理器以执行码处理操作的处理器可执行指令存储在非暂时性处理器可读介质中，其示例在上面描述。表示有序子信道序列和/或所选子信道的信息可以由码处理模块2210提供给解码器模块2206，用于解码接收的字，和/或由码处理模块2210存储在存储器2212中以供解码器模块2206后续使用。
与解码器模块2206和码处理模块2210类似，预解码处理模块2214在诸如处理器的电路中实现，该电路被配置为执行预解码操作。这些操作可以包括接收器/解码器侧速率匹配操作，也称为解速率匹配操作，例如，去打孔(de-puncturing)和/或去缩短(de-shortening)以反转在编码器/发射器侧应用的打孔/缩短。在预解码处理模块2214的基于处理器的实施方式中，用于配置处理器以执行预解码处理操作的处理器可执行指令存储在非暂时性处理器可读介质中，其示例如上所述。在实施例中，预解码处理模块2214从要应用于接收的码字的打孔或缩短方案导出打孔或缩短方案。指示受预解码处理影响的比特位置和/或子信道的信息，或者从中可以确定这些位置或子信道的信息可以反馈给码处理模块2210、存储至存储器2212、或者由预解码处理模块2214使其可用于码处理模块2210。
在码处理模块2210的一些实施例中，可以基于来自预解码处理模块2214的信息来确定有序子信道序列。例如，可以基于由预解码处理模块2214确定的速率匹配方案来确定有序子信道序列。相反，在一些其他实施例中，预解码处理模块2214可以基于由码处理模块2210确定的编码参数和/或有序子信道序列来确定速率匹配方案。在一些其他实施例中，共同执行和优化在码处理模块2210和预解码处理模块2214内进行的确定。
在一些可选实施例中，本文描述的接收器模块2204、解码器模块2206、码处理模块2210、和/或预解码处理模块2214的功能可以在软件或模块中完全或部分地实现，例如，在存储在存储器2212中并且由装置2200的一个或多个处理器执行的接收模块和解码模块中实现。
因此，一种装置可以包括处理器以及诸如2212的存储器，该存储器耦合到处理器并且存储指令，该指令在由处理器执行时使处理器执行本文公开的功能和/或实施例，或者与本文公开的发送/编码操作对应的接收/解码操作。
装置2200可以实现本文公开的各种其他特征中的任何特征。例如，解码器模块2206、接收器模块2204、码处理模块2210、和/或预解码处理模块2214可以被配置为实现与上述编码/发送特征相对应的接收/解码特征中的任一个或多个特征。
通信设备可以包括装置2100、装置2200、或图21和图22中示出的发射器和接收器以及编码器和解码器以及其他组件。这类通信设备可以是用户设备或通信网络设备。
图21和图22是可以用于实现本文公开的实施例的装置的通用框图。图23是示例简化处理系统2300的框图，该示例处理系统可以用于实现本文公开的实施例，并且提供较高级别的实施示例。装置2100和/或装置2200可以使用示例处理系统2300或处理系统2300的变形来实现。例如，处理系统2300可以是服务器或移动设备，或是任何合适的处理系统。可以使用适用于实现本公开所述实施例的其他处理系统，这些处理系统可以包括与以下讨论的组件不同的组件。虽然图23示出了每个组件的单个实例，但在处理系统2300中每个组件可以有多个实例。
处理系统2300可以包括一个或多个处理设备2305，例如处理器、微处理器、ASIC、FPGA、专用逻辑电路、或其组合。处理系统2300还可以包括一个或多个输入/输出(I/O)接口2310，其可实现与一个或多个合适的输入设备2335和/或输出设备2340的接口。处理系统2300可以包括一个或多个网络接口2315，这些接口用于与网络(例如，内联网、互联网、P2P网络、WAN、和/或LAN)或其他节点进行有线通信或无线通信。网络接口2315可以包括用于网络内通信和/或网络间通信的有线链路(例如，以太网电缆)和/或无线链路(例如，一个或多个天线)。例如，网络接口2315可以经由一个或多个发射器或发射天线以及一个或多个接收器或接收天线来提供无线通信。在该示例中，示出了单个天线2345，其可以同时用作发射器和接收器。然而，在其他示例中，可以存在用于发送和接收的单独的天线。处理系统2300还可包括一个或多个存储单元2320，其可包括大容量存储单元，例如固态驱动器、硬盘驱动器、磁盘驱动器、和/或光盘驱动器。
处理系统2300可以包括一个或多个存储器2325，存储器可以包括易失性存储器或非易失性存储器(例如，闪存、随机存取存储器(random access memory，RAM)、和/或只读存储器(read-only memory，ROM))。非暂时性存储器2325可以存储用于由处理设备2305执行的指令，例如以执行本公开中描述的示例。存储器2325可以包括其他软件指令，例如以实现操作系统和其他应用/功能。在一些示例中，一个或多个数据集和/或模块可以由外部存储器(例如，与处理系统2300进行有线通信或无线通信的外部驱动器)提供，或者可以由暂时性或非暂时性计算机可读介质提供。非暂时性计算机可读介质的示例包括RAM、ROM、可擦可编程ROM(erasable programmable ROM，EPROM)、电可擦可编程ROM(electricallyerasable programmable ROM，EEPROM)、闪存、CD-ROM、或其他便携式存储器。
可以存在总线2330，该总线2330提供处理系统2300的组件之间的通信。总线2330可以是任何合适的总线架构，包括例如存储器总线、外围总线、或视频总线。在图23中，输入设备2335(例如，键盘、鼠标、麦克风、触摸屏、和/或小键盘)和输出设备2340(例如，显示器、扬声器、和/或打印机)被示为在处理系统2300的外部。在其他示例中，输入设备2335和/或输出设备2340中的一个或多个可以作为处理系统2300的组件。
图24示出了可以实现本公开实施例的示例通信系统2400。通常，通信系统2400使多个无线单元或有线单元能够传输数据和其他内容。通信系统2400的目的可以是经由广播、窄播、用户设备到用户设备等提供内容(语音、数据、视频、文本)等。通信系统2400可以通过共享诸如带宽的资源来操作。
在该示例中，通信系统2400包括电子设备(electronicdevice，ED)2410a-2410c、无线接入网(radioaccessnetwork，RAN)2420a-2420b、核心网2430、公共交换电话网络(publicswitchedtelephonenetwork，PSTN)2440、互联网2450、以及其他网络2460。尽管图24中示出了特定数量的这些组件或单元，但是可以包括任何合理数量的这些组件或单元。
ED 2410a-2410c和基站2470a-2470b是通信设备的示例，这些通信设备可以被配置为实现本文描述的功能和/或实施例中的一些或全部。例如，ED 2410a-2410c和基站2470a-2470b中的任何一个可以被配置为实现上述编码或解码功能(或两者)。在另一示例中，ED2410a-2410c和基站2470a-2470b中的任何一个可以包括装置2100(图21)和/或装置2200(图22)。
ED 2410a-2410c被配置为在通信系统2400中运行和/或通信。例如，ED 2410a-2410c被配置为经由无线通信信道或有线通信信道进行发送和/或接收。每个ED 2410a-2410c表示任何用于无线操作的合适的终端用户设备，并且可以包括(或可以称为)用户设备/装置(user equipment/device，UE)、无线发送/接收单元(wireless transmit/receiveunit，WTRU)、移动台、固定或移动用户单元、蜂窝电话、站(station，STA)、机器类通信(machine type communication，MTC)设备、个人数字助理(personal digital assistant，PDA)、智能手机、笔记本电脑、计算机、平板电脑、无线传感器、或消费电子设备。
在图24中，RAN 2420a-2420b分别包括基站2470a-2470b。每个基站2470a-2470b被配置为无线地连接ED 2410a-2410c中的一个或多个，以使ED能够接入任何其他基站2470a-2470b、核心网2430、PSTN 2440、互联网2450、和/或其他网络2460。例如，基站2470a-2470b可以包括(或者是)一些熟知的设备中的一个或多个，例如基站收发信台(basetransceiver station，BTS)、Node-B(NodeB)、演进型NodeB(eNodeB)、家庭基站(homeeNodeB)、gNodeB、传输点(transmission point，TP)、站点控制器(site controller)、接入点(access point，AP)、或无线路由器。任何ED 2410a-2410c可以替代地或附加地用于与任何其他基站2470a-2470b、互联网2450、核心网2430、PSTN 2440、其他网络2460、或前述任意组合进行连接、访问、或通信。通信系统2400可以包括RAN，例如RAN 2420b，如图所示，其中相应的基站2470b经由互联网2450接入核心网2430。
ED 2410a-2410c和基站2470a-2470b是可以用于实现本文描述的一些或全部功能和/或实施例的通信设备的示例。在图24所示的实施例中，基站2470a组成RAN 2420a的一部分，RAN 2420a可以包括其他基站、基站控制器(base station controller，BSC)、无线网络控制器(radio network controller，RNC)、中继节点、单元、和/或设备。任何基站2470a、2470b可以是如图所示的单个单元，或者是分布在相应RAN中的多个单元，或者其他。同样，基站2470b组成RAN 2420b的一部分，RAN 2420b可以包括其他基站、单元、和/或设备。每个基站2470a-2470b在特定地理区域或范围(有时被称为“小区”或“覆盖区”)内发送和/或接收无线信号。小区可以被进一步划分为小区扇区，并且基站2470a-2470b可以例如使用多个收发器来向多个扇区提供服务。在一些实施例中，在无线接入技术支持的情况下，可以建立微微小区(pico cell)或毫微微小区(femto cell)。在一些实施例中，例如使用多输入多输出(multiple-input multiple-output，MIMO)技术，每个小区可以使用多个收发器。所示的RAN2420a-2420b的数量仅是示例性的。在设计通信系统2400时可以考虑任何数量的RAN。
基站2470a-2470b使用如RF、微波、红外(infrared，IR)等无线通信链路，通过一个或多个空中接口2490与ED 2410a-2410c中的一个或多个通信。空中接口2490可以使用任何合适的无线接入技术。例如，通信系统2400可以在空中接口2490中实施一种或多种信道接入方法，例如码分多址(code division multiple access，CDMA)、时分多址(timedivision multiple access，TDMA)、频分多址(frequency division multiple access，FDMA)、正交频分多址(orthogonal FDMA，OFDMA)、或单载波频分多址(single-carrierFDMA，SC-FDMA)。
基站2470a-2470b可以实现通用移动通信系统(universal mobiletelecommunication system，UMTS)陆地无线接入(UMTS terrestrial radio access，UTRA)以使用宽带CDMA(wideband CDMA，WCDMA)建立空中接口2490。在这样做时，基站2470a-2470b可以实现诸如高速分组接入(high speed packet access，HSPA)、增强型高速分组接入(high speed packet access plus，HSPA+)的协议，可选地，HSPA+包括高速下行分组接入(high speed downlink packet access，HSDPA)和/或高速上行分组接入(highspeed uplink packet access，HSUPA)。或者，基站2470a-2470b可以使用长期演进(longterm evolution，LTE)、LTE-A、和/或LTE-B建立演进型通用移动通信系统陆地无线接入(evolved UMTS terrestrial radio access，E-UTRA)的空中接口2490。预期通信系统2400可以使用多信道接入功能，包括如上所述的这些方案。用于实现空中接口的其他无线技术包括IEEE 802.11、IEEE 802.15、IEEE 802.16、CDMA2000、CDMA2000 1X、CDMA2000 EV-DO、IS-2000、IS-95、IS-856、GSM、EDGE、和GERAN。当然，可以使用其他多址方案和无线协议。
RAN 2420a-2420b与核心网2430通信，以向ED 2410a-2410c提供诸如语音服务、数据服务、和其他服务的各种服务。RAN 2420a-2420b和/或核心网2430可以与一个或多个其他RAN(未示出)直接或间接通信，上述其他RAN可以由或可以不由核心网2430直接服务，并且可以使用或不使用与RAN 2420a和/或RAN 2420b相同的无线接入技术。核心网2430还可以用作(i)RAN 2420a-2420b之间和/或ED 2410a-2410c之间的网关接入，以及(ii)其他网络(诸如PSTN 2440、互联网2450、和其他网络2460)之间的网关接入。另外，ED 2410a-2410c中的一些或全部可以包括使用不同的无线技术和/或协议用于在不同的无线链路上与不同的无线网络通信的功能。ED 2410a-2410c可以经由有线通信信道与服务提供商或交换机(未示出)以及互联网2450进行通信，而不是无线通信(或除此之外)。PSTN 2440可以包括用于提供普通老式电话业务(plain old telephone service，POTS)的电路交换电话网。互联网2450可以包括计算机网络和/或子网(内联网)，并且包含诸如IP、TCP、UDP的协议。ED2410a-2410c可以是能够根据多种无线接入技术运行的多模设备，并且包含支持其这样运行所必需的多个收发器。
图25A和图25B示出了可以根据本公开的方法和示教实现的其他示例设备。特别地，图25A示出了示例ED 2410，图25B示出了示例基站2470。这些组件可以用于通信系统2400或任何其他合适的系统。
如图25A所示，ED 2410包括至少一个处理单元2500。处理单元2500执行ED 2410的各种处理操作。例如，处理单元2500可以执行信号编码、数据处理、功率控制、输入/输出处理、或使ED 2410能够在通信系统2400中运行的任何其他功能。处理单元2500还可以用于在执行本文更详尽描述的功能和/或实施例中的一些或全部。每个处理单元2500包括用于执行一个或多个操作的任何合适的处理或计算装置。例如，每个处理单元2500可以包括微处理器、微控制器、数字信号处理器、现场可编程门阵列、或专用集成电路。
ED 2410还包括至少一个收发器2502。收发器2502被配置为调制由至少一个天线或网络接口控制器(Network Interface Controller，NIC)2504进行传输的数据或其他内容。收发器2502还被配置为解调由至少一个天线2204接收的数据或其他内容。每个收发器2502包括用于产生无线或有线传输的信号和/或处理无线或有线接收的信号的任何合适的结构。每个天线2504包括用于发送和/或接收无线或有线信号的任何合适的结构。可以在ED2410中使用一个或多个收发器2502，并且可以在ED 2410中使用一个或多个天线2504。虽然示出为单个功能单元，但是收发器2502也可以使用至少一个发射器和至少一个独立的接收器来实现。
ED 2410还包括一个或多个输入/输出设备2506或接口(例如连接至互联网2450的有线接口)。输入/输出设备2506允许与用户或网络中的其他设备进行交互。每个输入/输出设备2506包括用于向用户提供信息或从用户接收信息(包括网络接口通信)的任何合适的结构，上述结构包括例如扬声器、麦克风、小键盘、键盘、显示器、或触摸屏。
另外，ED 2410包括至少一个存储器2508。存储器2508存储由ED 2410使用、生成、或收集的指令和数据。例如，存储器2508可以存储用于实现以上描述的一些或全部功能和/或实施例并由处理单元2500执行的软件指令或模块。每个存储器2508包括任何合适的易失性和/或非易失性存储器和检索设备。可以使用任何合适类型的存储器，例如随机存取存储器(RAM)、只读存储器(ROM)、硬盘、光盘、用户识别模块(subscriber identity module，SIM)卡、记忆棒、安全数字(secure digital，SD)存储卡等。
如图25B所示，基站2470包括至少一个处理单元2550、至少一个发射器2552、至少一个接收器2554、一个或多个天线2556、至少一个存储器2558、以及一个或多个输入/输出设备或接口2566。可以使用收发器(未示出)来代替发射器2552和接收器2554。调度器2553可以耦合至处理单元2550。调度器2553可以包括在基站2470内或与基站2470分开运行。处理单元2550执行基站2470的各种处理操作，例如信号编码、数据处理、功率控制、输入/输出处理、或任何其他功能。处理单元2550还可以被配置为执行以上更详尽描述的功能和/或实施例中的一些或全部。每个处理单元2550包括被配置为执行一个或多个操作的任何合适的处理或计算装置。例如，每个处理单元2550可以包括微处理器、微控制器、数字信号处理器、现场可编程门阵列、或专用集成电路。
每个发射器2552包括用于生成用于向一个或多个用户设备或其他设备进行无线或有线传输的信号的任何合适的结构。每个接收器2554包括用于处理无线地或有线地从一个或多个用户设备或其他设备接收到的信号的任何合适的结构。尽管示出为单独的组件，但是至少一个发射器2552和至少一个接收器2554可以组合成收发器。每个天线2556包括用于发送和/或接收无线或有线信号的任何合适的结构。虽然公共天线2556在这里被示出为耦合到发射器2552和接收器2554，但是一个或多个天线2556可以耦合到发射器2552，并且一个或多个独立的天线2556可以耦合到接收器2554。每个存储器2558包括诸如以上关于ED2410所描述的任何合适的易失性和/或非易失性存储器和检索设备。存储器2558存储由基站2470使用、生成、或收集的指令和数据。例如，存储器2558可以存储用于实现以上描述的一些或全部功能和/或实施例并由处理单元2550执行的软件指令或模块。
每个输入/输出设备2566允许与用户或网络中的其他设备进行交互。每个输入/输出设备2566包括用于向用户提供信息或从用户接收/提供信息(包括网络接口通信)的任何合适的结构。
以上提供了对一些实施例的描述，以使本领域技术人员能够制作或使用根据本公开的装置、方法、或处理器可读介质。
本公开部分涉及应用于极化码的速率匹配，极化码包括至少链式极化码。确定了打孔的编码比特和不可用子信道之间的关系，并且不可用子信道包括一组连续的或相邻的子信道，该组子信道从按子信道的自然顺序的第一子信道开始，接着是具有偶数整数索引的(可能是连续的)子信道。
本文公开的速率匹配的实施例采用打孔以构造具有不同速率的码。打孔的编码比特通过自然顺序的码比特索引和反序的码比特索引来选择。不同于极化码(其中，这产生按自然顺序的不可用子信道)，在cpolar码的情况下，一些不可用子信道根据自然顺序，其余不可用子信道与具有偶数索引的自然顺序的子信道一致。这种类型的速率匹配可以易于实现，并且不需要任何交织。初步仿真结果表明，相比于诸如块打孔的现有速率匹配，根据本文公开的实施例的速率匹配可以改进cpolar码的性能。
对本文描述的实施例的各种修改对于本领域技术人员而言是显而易见的，并且本文描述的方法和设备的一般原理可以应用于其他实施例。因此，本公开不限于本文所示的实施例，而是与符合本文公开的原理和新颖性特征的最宽范围相一致。
例如，虽然主要参考比特描述了实施例，但其他实施例可以涉及非二进制多比特符号。如果一个子信道可以发送一个以上的比特，则可以将若干比特组合成定义的字母表中的符号，并且为每个子信道编码非二进制符号。相应地，极化核不限于二进制核。还考虑符号级(伽罗瓦域)或非二进制核。非二进制核可以因其较高的极化程度而优选于二进制核。然而，由于解码器将处理符号而不是比特，故非二进制核的解码计算复杂度更高。
非二进制核具有二进制核的特征。此外，非二进制核可以与二进制核组合或级联以构成一个极化码。
如上所述，对于新5G空口(也称为5G新无线(new radio，NR))，极化码被选择用于上行和下行eMBB控制信道。本文公开的技术不仅可以用于控制信道上的控制数据，还可以或替代地用于任意类型的信道(例如数据信道)上的其他类型的数据(例如用户数据)。
本文描述的说明性示例涉及以可靠性度量的递增顺序的子信道序列。在其他实施例中，可以使用以递减可靠性顺序的有序序列。类似地，可以以递增顺序生成序列，而不是开始于较可靠的信道并通过增加可靠性逐渐降低的子信道来构建序列。
关于cpolar码的生成矩阵，本公开不限于任何特定的生成矩阵表现形式。以上示例包括以下：
另一示例为：
还可以有其他形式。
根据本发明的各个方面，公开了一种用于极化编码中速率匹配的装置。在第一方面，一种装置包括码处理模块、编码器模块、后编码处理模块、以及发射器。
码处理模块被配置为基于待从极化码的码字中打孔的连续编码比特位置的非相邻子集，确定输入比特向量的不可用输入比特位置。
编码器模块耦合到码处理模块，并被配置为通过将信息比特应用于输入比特向量中除了不可用输入比特位置之外的输入比特位置，根据极化码对输入比特向量进行编码以生成码字。
后编码处理模块耦合到编码器模块，并被配置为通过从码字中对待被打孔的连续编码比特位置的非相邻子集进行打孔，生成打孔的码字。
发射器耦合到后编码处理模块，并被配置为发送打孔的码字。
在根据第一方面的第一示例中，上述非相邻子集包括第一子集和第二子集，第一子集包括第一编码比特位置，第二子集包括最后一个编码比特位置。
在根据第一示例的第二示例中，不可用输入比特位置包括连续输入比特位置的第一子集和非连续输入比特位置的第二子集，第一子集包括第一输入比特位置，第二子集与第一子集非相邻。
在根据第二示例的第三示例中，输入比特位置包括第一到第N个输入比特位置，不可用输入比特位置的第一子集包括偶数个输入比特位置，不可用输入比特位置的第二子集包括不可用输入比特位置的第一子集的输入比特位置之后的偶数编号的输入比特位置。
在根据第二示例的第四示例中，不可用输入比特位置的第一子集和不可用输入比特位置的第二子集由多个非不可用输入比特位置间隔开，其中，不可用输入比特位置的第二子集中的输入比特位置由上述多个非不可用输入比特位置彼此间隔开。
在根据第二示例的第五示例中，不可用输入比特位置的第一子集和不可用输入比特位置的第二子集由第一多个非不可用输入比特位置间隔开，其中，不可用输入比特位置的第二子集中的输入比特位置由第二多个非不可用输入比特位置间隔开。
在根据第二示例的第六示例中，不可用输入比特位置的第一子集和不可用输入比特位置的第二子集由第一多个非不可用输入比特位置间隔开，其中，不可用输入比特位置的第二子集中的输入比特位置由各个非不可用输入比特位置间隔开，上述各个非不可用输入比特位置包括至少两个不同的多个非不可用输入比特位置。
在根据第一方面的任一示例的第七示例中，上述装置还包括耦合到码处理模块的存储器，其中，码处理模块被配置为通过访问存储器中与一个或多个子集相关的信息来确定不可用输入比特位置。
在根据第一方面的任一示例的第八示例中，码处理模块还被配置为基于待被打孔的编码比特位置的总数，确定每个非相邻子集中的编码比特位置。
在根据第一方面的任一示例的第九示例中，码处理模块被配置为通过基于考虑打孔的度量识别不可用输入比特位置，来确定不可用输入比特位置。
在根据第一方面的任一示例的第十示例中，上述装置还包括耦合到码处理模块的存储器。码处理模块还被配置为，对于多个不同编码参数中的每个编码参数：确定每个非相邻子集中的编码比特位置；基于考虑打孔的度量识别不可用输入比特位置；以及将与一个或多个子集相关的信息存储在存储器中。
在根据第一方面的任一示例的第十一示例中，极化码是链式极化码。
在根据第一方面的任一示例的第十二示例中，不可用输入比特位置包括输入比特向量中的输入比特位置的子集，该子集在输入比特向量中的输入比特位置中具有最低性能度量。
在根据第十二示例的第十三示例中，上述性能度量基于以下中的一个或多个：可靠性、容量。
在第二方面，一种用户设备包括第一方面的任一示例的装置。在第三方面，一种通信网络设备包括第一方面的任一示例的装置。
