射频收发一体化模块
技术领域
本实用新型涉及通信技术领域，尤其涉及射频收发一体化模块。
背景技术
传统射频收发模块结构复杂，因而占用空间较大，且采样频率与系统频率存在不同步造成数据同步性能较差；现有的射频收发一体化模块的相位噪声与抖动往往达不到要求，影响射频输出，且数据处理速度受接口数量限制，容易产生较大的延时。
实用新型内容
本实用新型的目的就在于为了解决上述问题而提供射频收发一体化模块，包括至少两路模拟输入输出通道、两个射频收发单元、FPGA模块、处理器、第一存储单元、第二存储单元、数字接口单元、时钟模块与电源模块；所述模拟输入输出通道通过射频收发单元与FPGA模块相连；所述时钟模块分别与射频收发单元、FPGA模块相连；所述FPGA模块与处理器相连；所述数字接口单元分别与FPGA模块、处理器相连；所述第一存储单元与FPGA模块相连；所述第二存储单元与处理器相连；所述电源模块与所述FPGA模块、处理器相连。
本实用新型的有益效果在于：本实用新型具有数据传输速度快、延时低、数据处理快的优点，结构简单无需较大的空间，且数据同步性能强。
附图说明
图1是本实用新型的系统图；
图2是实施例的原理图；
图3是电源模块的原理图；
图4是时钟模块的原理图。
具体实施方式
下面结合附图对本实用新型作进一步说明：
如附图1所示，本实用新型射频收发一体化模块，包括至少两路模拟输入输出通道、两个射频收发单元、FPGA模块、处理器、第一存储单元、第二存储单元、数字接口单元、时钟模块与电源模块；所述模拟输入输出通道通过射频收发单元与FPGA模块相连；所述时钟模块分别与射频收发单元、FPGA模块相连；所述FPGA模块与处理器相连；所述数字接口单元分别与FPGA模块、处理器相连；所述第一存储单元与FPGA模块相连；所述第二存储单元与处理器相连；所述电源模块与所述FPGA模块、处理器相连。
具体的，所述电源模块包括直流电源、第一降压转换器、第二降压稳压器、线性稳压器与低噪声电源滤波器；所述直流电源通过第一降压转换器与所述FPGA模块第一电源输入端、低噪声电源滤波器输入端相连；所述低噪声电源滤波器输出端与所述时钟模块相连；所述直流电源通过第二降压稳压器与所述线性稳压器输入端相连；所述线性稳压器输出端与所述射频收发单元输入端相连。
具体的，所述时钟模块包括外部参考时钟接口、板载参考时钟、压控晶体振荡时钟发生器以及锁相环与时钟分配器；所述外部参考时钟接口、板载参考时钟、压控晶体振荡时钟发生器分别与锁相环与时钟分配器输入端相连；所述锁相环与时钟分配器输出端连接所述射频收发单元、FPGA模块。
具体的，所述数字接口单元包括RJ45接口与RS232接口；所述FPGA模块与RJ45接口、RS232接口相连；所述处理器连接有调试串口。
具体的，所述模拟输入输出通道包括第一模数转换器、第二模数转换器、第一数模转换器与第二数模转换器；所述射频收发单元包括第一射频收发器与第二射频收发器；所述第一模数转换器通过第一射频收发器与所述FPGA模块相连；所述第一射频收发器输出端与第一数模转换器相连；所述第二模数转换器通过第二射频收发器与所述FPGA模块相连；所述第二数模转换器与第二射频收发器相连。
本实用新型采用双通道射频直采，双通道独立射频输出，采集信号经过处理后通过以太网输出；采用统一时钟源，以及两个射频收发器达到独立双通道输入和输出的目的，此外能够支持外部时钟输入，扩展性强；该射频收发一体化模块同时采用FPGA模块与处理器，提高了数据处理的效率。因此，本实用新型具有数据传输速度快、延时低、数据处理快的优点，结构简单无需较大的空间，且数据同步性能强。
本实用新型的技术方案不限于上述具体实施例的限制，凡是根据本实用新型的技术方案做出的技术变形，均落入本实用新型的保护范围之内。
