电阻自动校准电路
技术领域
本申请涉及集成电路技术领域，具体而言，涉及一种电阻自动校准电路。
背景技术
在信号传输过程中，为了和传输线的阻抗匹配，收发端(接收端和发送端)的电阻一般都需要校准为50欧姆，根据传输线特征阻抗的不同也可能为其它值。传统的做法是手动校准接收端和发送端的电阻，以使其与传输线的特征阻抗相匹配，但是此种手动校准的方式费时费力，校准效率低。
因此，如何解决现有技术中所存在电阻校准费时费力且效率低的问题是亟待解决的技术问题。
发明内容
本申请的实施例提供了一种电阻自动校准电路，实现了电阻自动校准，在一定程度上解决了现有技术中因手动校准电阻导致费时费力的问题。
本申请的其他特性和优点将通过下面的详细描述变得显然，或部分地通过本申请的实践而习得。
根据本申请实施例的一个方面，提供了一种电阻自动校准电路，应用于集成电路芯片，所述集成电路芯片中设有片内带隙基准电压源，所述片内带隙基准电压源用于提供片内带隙基准电压；
所述电阻自动校准电路包括：
基准电压输出模块，包括第一电流镜像电路和所述集成电路芯片中的第一片内电阻，所述第一电流镜像电路用于对第一基准电流进行镜像输出第一镜像电流，由所述第一镜像电流经所述第一片内电阻输出基准电压，所述第一基准电流是所述片内带隙基准电压作用于所述集成电路芯片中的第二片内电阻产生的；
第一电压输出模块，包括第二电流镜像电路和可调电阻，所述第二电流镜像电路用于对第二基准电流进行镜像输出第二镜像电流，由所述第二镜像电流经所述可调电阻输出第一电压，所述第二基准电流是所述片内带隙基准电压作用于片外精准电阻上产生的；
控制信号输出模块，包括预放大器、比较器和数字模块，所述预放大器用于对所述基准电压和所述第一电压进行放大，所述预放大器的输出端与所述比较器的输入端相连，所述比较器的输出端与所述数字模块的输入端相连；所述数字模块的输出端与所述可调电阻的控制端相连；
所述比较器用于对预放大器所输出放大后的基准电压和所输出放大后的第一电压进行比较，并输出比较信号，所述数字模块用于根据所述比较信号输出控制信号，所述可调电阻根据所述控制信号调节自身的接入电阻，直至所述基准电压与所述第一电压相等；
发送端电阻，其控制端与所述数字模块的输出端相连，所述发送端电阻根据所述控制信号调节自身的接入电阻；
接收端电阻，其控制端与所述数字模块的输出端相连，所述接收端电阻根据所述控制信号调节自身的接入电阻，所述发送端电阻与所述接收端电阻的结构相同。
在本申请的一些实施例中，所述第二片内电阻和所述第一片内电阻的阻值成比例关系。
在本申请的一些实施例中，所述电阻自动校准电路还包括第二基准电流输出模块；
所述第二基准电流输出模块包括第一运算放大器、所述片外精准电阻、第一晶体管和第三电流镜像电路，所述第一运算放大器的同相输入端与所述片内带隙基准电压源相连，所述第一运算放大器的输出端与所述第一晶体管的栅极相连，所述第一晶体管的源极与所述第一运算放大器的反相输入端相连；所述片外精准电阻一端与所述第一晶体管的源极相连，另一端接地；所述第三电流镜像电路用于对所述第一晶体管的漏极电流进行镜像，得到第二基准电流。
在本申请的一些实施例中，所述第三电流镜像电路包括至少两个电流输出端，所述至少两个电流输出端中的其中一个电流输出端用于输出所述第二基准电流。
在本申请的一些实施例中，所述电阻自动校准电路还包括第一基准电流输出模块；
所述第一基准电流输出模块包括第二运算放大器、所述第二片内电阻、第二晶体管和第四电流镜像电路，所述第二运算放大器的同相输入端与所述片内带隙基准电压源相连，所述第二运算放大器的输出端与所述第二晶体管的栅极相连，所述第二晶体管的源极与所述第二运算放大器的反相输入端相连；
所述第二片内电阻一端与所述第二晶体管的源极相连，另一端接地；
所述第四电流镜像电路用于对所述第二晶体管的漏极电流进行镜像，得到第一基准电流。
在本申请的一些实施例中，所述预放大器包括第三晶体管、以及构成差分输入对的第四晶体管和第五晶体管；
所述第四晶体管的栅极作为所述预放大器的同相输入端，所述第五晶体管的栅极作为所述预放大器的反相输入端；所述第四晶体管的漏极作为所述预放大器的反相输出端，所述第五晶体管的漏极作为所述预放大器的同相输出端；
所述第四晶体管与所述第五晶体管共源极，且所述第四晶体管的源极与所述第三晶体管的漏极相连，所述第三晶体管的栅极与电压源相连，所述第三晶体管的源极接地。
在本申请的一些实施例中，所述比较器包括第六晶体管、第七晶体管、第八晶体管、第九晶体管、第十晶体管、第十一晶体管、第十二晶体管、第十三晶体管、第十四晶体管、第十五晶体管、第十六晶体管、第一或非门、第二或非门、第一非门和第二非门；
所述第六晶体管的源极和所述第七晶体管的源极均与电源相连，所述第六晶体管的栅极与所述第七晶体管的漏极相连，所述第六晶体管的漏极与所述第七晶体管的栅极相连；
所述第八晶体管的源极与所述第六晶体管的源极相连，所述第八晶体管的漏极与所述第六晶体管的漏极相连；所述第九晶体管的源极与所述第七晶体管的源极相连，所述第九晶体管的漏极与所述第七晶体管的漏极相连；
所述第十晶体管的漏极与所述第六晶体管的漏极相连，所述第十晶体管的源极与所述第七晶体管的漏极相连；
所述第十一晶体管的漏极与所述第六晶体管的漏极相连，所述第十一晶体管的栅极与所述第十二晶体管的漏极相连，所述第十二晶体管的漏极与所述第七晶体管的漏极相连，所述第十二晶体管的栅极与所述第十一晶体管的漏极相连；
所述第十三晶体管的漏极与所述第十一晶体管的源极相连，所述第十三晶体管的源极与所述第十二晶体管的源极相连；
所述第十四晶体管的漏极与所述第十一晶体管的源极相连，所述第十四晶体管的栅极作为所述比较器的反相输入端；
所述第十五晶体管的漏极与所述第十二晶体管的源极相连，所述第十五晶体管的栅极作为所述比较器的同相输入端；
所述第十四晶体管和所述第十五晶体管共源极，且所述第十四晶体管的源极与所述第十六晶体管的漏极相连，所述第十六晶体管的源极接地；
所述第一或非门的一输入端与所述第六晶体管的漏极相连，所述第一或非门的另一输入端与所述第二或非门的输出端相连，所述第一或非门的输出端与所述第一非门的输入端相连；
所述第二或非门的一输入端与所述第七晶体管的漏极相连，所述第二或非门的另一输入端与所述第一或非门的输出端相连，所述第二或非门的输出端与所述第二非门的输入端相连；
所述第八晶体管的栅极、所述第九晶体管的栅极、所述第十晶体管的栅极、所述第十三晶体管的栅极和所述第十六晶体管的栅极用于接收第一时钟信号；
所述第六晶体管、第七晶体管、第八晶体管、第九晶体管、第十晶体管和第十三晶体管为PMOS管；所述第十一晶体管、第十二晶体管、第十四晶体管、第十五晶体管和第十六晶体管为NMOS管。
在本申请的一些实施例中，所述可调电阻包括至少两个电阻单元，所述可调电阻按照所述控制信号所指示的连接方式将所述控制信号所指示数目的电阻单元相连通，所述连接方式为串联或并联。
在本申请的一些实施例中，所述发送端电阻包括至少两个电阻单元，所述发送端电阻按照所述控制信号所指示的连接方式将所述控制信号所指示数目的电阻单元相连通，所述连接方式为串联或并联。
通过在集成电路芯片中设置本申请所提供的电阻自动校准电路，只要芯片上电，该电阻自动校准电路可以通过比较器所输出的控制信号调整可调电阻的接入电阻值，直至第一电压与基准电压相等，进而按照稳定的控制信号进行接收端电阻和发送端电阻的调节，实现接收端电阻和发送端电阻的自动校准，以匹配传输线的特征阻抗，而不需要手动调节，因此，大幅节省了工作量，提高了电阻校准的效率。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本申请。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本申请的实施例，并与说明书一起用于解释本申请的原理。显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。在附图中：
图1是根据本申请一实施例示出的电阻自动校准电路的电路图；
图2是根据本申请一实施例示出的第二基准电流输出模块的电路图；
图3是根据本申请一实施例示出的第一基准电流输出模块的电路图；
图4是根据本申请一实施例示出的预放大器的电路图；
图5是根据本申请一实施例示出的比较器的电路图；
图6是根据本申请一实施例示出的可调电阻的结构示意图；
图7是根据本申请一实施例示出的发送端电阻的结构示意图。
附图标记如：基准电压输出模块-10；第一电压输出模块-20；控制信号输出模块-30；第二基准电流输出模块-40；第一基准电流输出模块-50；第一基准电流Irint；第二基准电流Irext；第一电压Vcal；基准电压Vint；第一片内电阻Rint1；第二片内电阻Rint2；片外精准电阻Rext；片内带隙基准电压Vbg；预放大器Preamp；比较器Comparator；数字模块-FSM；发送端电阻RTX；接收端电阻RRX；第一运算放大器OPAMP1；第二运算放大器OPAMP2；第一负载电阻R1；第二负载电阻R2；电阻单元-R_cell；可调电阻-Rcal；第一或非门-NOR1；第二或非门-NOR2；第一非门-INV1；第二非门-INV2；
第一晶体管-M1；第二晶体管-M2；第三晶体管-M3；第四晶体管-M4；第五晶体管-M5；第六晶体管-M6；第七晶体管-M7；第八晶体管-M8；第九晶体管-M9；第十晶体管-M10；第十一晶体管-M11；第十二晶体管-M12；第十三晶体管-M13；第十四晶体管-M14；第十五晶体管-M15；第十六晶体管-M16；第十七晶体管-M17；第十八晶体管-M18；第十九晶体管-M19；第二十晶体管-M20；第二十一晶体管-M21；第二十二晶体管-M22；第二十三晶体管-M23；第二十四晶体管-M24；第二十五晶体管-M25；第二十六晶体管-M26。
具体实施方式
现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施方式使得本申请将更加全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。
如图1所示，本实施例提供了一种电阻自动校准电路，应用于集成电路芯片，集成电路芯片中设有片内带隙基准电压源，片内带隙基准电压源用于提供片内带隙基准电压Vbg；
电阻自动校准电路至少包括基准电压输出模块10、第一电压输出模块20和控制信号输出模块30。
基准电压输出模块10，包括第一电流镜像电路和集成电路芯片中的第一片内电阻Rint1，第一电流镜像电路用于对第一基准电流Irint进行镜像输出第一镜像电流，由第一镜像电流经第一片内电阻Rint1输出基准电压Vint，第一基准电流Irint是片内带隙基准电压Vbg作用于集成电路芯片中的第二片内电阻Rint2产生的。
具体的，如图1所示，第一镜像电流电路包括第十七晶体管M17和第十八晶体管M18。第十七晶体管M17和第十八晶体管M18均为NMOS管。可以理解的是，在第一镜像电流电路中，第十七晶体管M17和第十八晶体管M18是参数成比例关系的晶体管。
其中，第十七晶体管M17的漏极用于输入第一基准电流Irint，第十七晶体管M17的栅极与第十八晶体管M18的栅极相连，且第十七晶体管M17的漏极与第十七晶体管M17的栅极相连，第十七晶体管M17的源极和第十八晶体管M18的源极均接地。第十八晶体管M18的漏极与第一片内电阻Rint1相连，第一片内电阻Rint1的另一端连接电源。第十八晶体管M18的漏极中的电流即为第一镜像电流。在本实施例中，将第十八晶体管M18的漏极电压作为基准电压Vint，该基准电压Vint等于电源电压与第一镜像电流在第一片内电阻Rint1上的电压降的差。
第一电压输出模块20，包括第二电流镜像电路和可调电阻Rcal，第二电流镜像电路用于对第二基准电流Irext进行镜像输出第二镜像电流，由第二镜像电流经可调电阻Rcal输出第一电压Vcal，第二基准电流Irext是片内带隙基准电压Vbg作用于片外精准电阻Rext上产生的。
具体的，如图1所示，第二镜像电流电路包括第十九晶体管M19和第二十晶体管M20，第十九晶体管M19和第二十晶体管M20均为NMOS管。可以理解的是，在第二镜像电流电路中，第十九晶体管M19和第二十晶体管M20是参数成比例关系的晶体管。
其中，第十九晶体管M19的漏极用于输入第二基准电流Irext，第十九晶体管M19的栅极与自身的漏极相连，且第十九晶体管M19的栅极与第二十晶体管M20的栅极相连；第十九晶体管M19的源极和第二十晶体管M20的源极均接地，第二十晶体管M20的漏极与可调电阻Rcal连接，可调电阻Rcal的另一端连接电源。第二十晶体管M20的漏极电流即为第二镜像电流。在本实施例中，将第二十晶体管M20的漏极电压作为第一电压Vcal，该第一电压Vcal等于电源电压与第二镜像电流在可调电阻Rcal上的电压降的差。
控制信号输出模块30，包括预放大器Preamp、比较器Comparator和数字模块FSM，预放大器Preamp用于对基准电压Vint和第一电压Vcal的差值进行放大，预放大器Preamp的输出端与比较器Comparator的输入端相连，比较器Comparator的输出端与数字模块FSM的输入端相连；数字模块FSM的输出端与可调电阻Rcal的控制端相连。
比较器Comparator用于对预放大器Preamp所输出放大后的基准电压Vint和所输出放大后的第一电压Vcal进行比较，并输出比较信号，数字模块FSM用于根据比较信号输出控制信号，可调电阻Rcal根据控制信号调节自身的接入电阻，直至基准电压Vint与第一电压Vcal相等；其中，比较器Comparator和数字模块FSM均根据第一时钟信号进行采样，以对应输出控制信号。
发送端电阻RTX，其控制端与数字模块FSM的输出端相连，发送端电阻RTX根据控制信号调节自身的接入电阻。
接收端电阻RRX，其控制端与数字模块FSM的输出端相连，接收端电阻RRX根据控制信号调节自身的接入电阻，发送端电阻RTX与接收端电阻RRX的结构相同。
在本实施例中，电阻自动校准电路还包括第二基准电流输出模块40，该第二基准电流输出模块40用于输出第二基准电流Irext。如图2所示，第二基准电流输出模块40包括第一运算放大器OPAMP1、片外精准电阻Rext、第一晶体管M1和第三电流镜像电路，第一运算放大器OPAMP1的同相输入端与片内带隙基准电压源相连，片内带隙基准电压源为第一运算放大器OPAMP1的同相输入端提供片内带隙基准电压Vbg，第一运算放大器OPAMP1的输出端与第一晶体管M1的栅极相连，第一晶体管M1的源极与第一运算放大器OPAMP1的反相输入端相连。具体在本实施例中，第一晶体管M1为NMOS管。
片外精准电阻Rext一端与第一晶体管M1的源极相连，另一端接地。
第三电流镜像电路用于对第一晶体管M1的漏极电流进行镜像，得到第二基准电流Irext。
在本实施例中，第三电流镜像电路包括至少两个电流输出端，至少两个电流输出端中的其中一个电流输出端用于输出第二基准电流Irext。
具体的，如图2所示，第三电流镜像电路包括第二十一晶体管M21、第二十二晶体管M22，以及与第二十二晶体管M22的并联的第二十三晶体管M23和第二十晶体管M20。可以理解的是，在第三电流镜像电路中，第二十一晶体管M21、第二十二晶体管M22、第二十三晶体管M23和第二十晶体管M20为参数相同的晶体管。在本实施例中，第二十一晶体管M21、第二十二晶体管M22、第二十三晶体管M23和第二十四晶体管M24均为PMOS管。
其中，第二十一晶体管M21的漏极与第一晶体管M1的漏极相连，第二十一晶体管M21的漏极与自身的栅极相连，第二十一晶体管M21、第二十二晶体管M22、第二十三晶体管M23和第二十四晶体管M24的源极均与电源相连，第二十一晶体管M21、第二十二晶体管M22、第二十三晶体管M23和第二十四晶体管M24共栅极。其中，第二十二晶体管M22的漏极用于输出第二基准电流Irext，第二十三晶体管M23的漏极、第二十四晶体管M24的漏极作为该第三电流镜像电路的其他输出端。
可以理解的是，在其他实施例中，第三电流镜像电路的输出端还可以仅设置一个用于输出第二基准电流Irext的输出端，还可以根据实际需要设置两个、三个以上数量的输出端，在此不进行具体限定。
带隙基准电压源可以输出温漂极小的电压，换言之，带隙基准电压源所输出的片内带隙基准电压Vbg受外界影响小，稳定性高。在此基础上，由于片外精准电阻Rext是集成电路芯片外部的独立器件，其生产精度很高，其受温度、工艺等外界的影响小，因此，基于片内带隙基准电压Vbg和片外精准电阻Rext所得到的第二基准电流Irext基本不随工艺和温度等因素变化，同理，经第三电流镜像电路除输出第二基准电流Irext外的其他输出端所输出的电流受工艺、温度等因素的影响小，可以作为精准电流使用。
在本实施例中，电阻自动校准电路还包括第一基准电流输出模块50，该第一基准电流输出模块50用于输出第一基准电流Irint。如图3所示，第一基准电流输出模块50包括第二运算放大器OPAMP2、第二片内电阻Rint2、第二晶体管M2和第四电流镜像电路，第二运算放大器OPAMP2的同相输入端与片内带隙基准电压源相连，第二运算放大器OPAMP2的输出端与第二晶体管M2的栅极相连，第二晶体管M2的源极与第二运算放大器OPAMP2的反相输入端相连。具体在本实施例中，第二晶体管M2为NMOS管。
第二片内电阻Rint2一端与第二晶体管M2的源极相连，另一端接地。
第四电流镜像电路用于对第二晶体管M2的漏极电流进行镜像，得到第一基准电流Irint。
具体的，如图3所示，第四电流镜像电路包括第二十五晶体管M25、第二十六晶体管M26。可以理解的是，在第四电流镜像电路中，第二十五晶体管M25、第二十六晶体管M26为参数相同的晶体管。在本实施例中，第二十五晶体管M25、和第二十六晶体管M26均为PMOS管。
其中，第二十五晶体管M25和第二十六晶体管M26共源极，且第二十五晶体管M25的源极与电源相连，第二十五晶体管M25的漏极与第二晶体管M2的漏极相连，且第二十五晶体管M25的漏极与自身的栅极相连，第二十六晶体管M26的栅极与第二十五晶体管M25的栅极相连，第二十六晶体管M26的漏极用于输出第一基准电流Irint。
在本实施例中，第二片内电阻Rint2和第一片内电阻Rint1的阻值成一定比例。由于第一基准电流Irint通过片内带隙基准电压Vbg和第二片内电阻Rint2产生，所以第一镜像电流在第一片内电阻Rint1上的电压降与片内带隙基准电压Vbg成一定比例关系。同理，由于第二基准电流Irext通过片内带隙基准电压Vbg和片外精准电阻Rext产生，所以第二镜像电流在可调电阻Rcal上的电压降与片内带隙基准电压Vbg成一定比例关系。在本实施例中，这两个比例关系是相同的。从而，第一电压Vcal与基准电压Vint理论上来说是相同的。
具体的，第一基准电流Irint＝Vbg/Rint2，假设第一电流镜像电流的镜像比例为K1，即第一镜像电流I1＝K1*Irint，则第一镜像电流在第一片内电阻Rint1上的电压降(即所输出的基准电压)Vint＝I1*Rint1＝Vbg*K1*(Rint1/Rint2)；第二片内电阻Rint2第一片内电阻Rint1的具体阻值随工艺角变化，由于限定第二片内电阻Rint2与第一片内电阻Rint1的阻值呈一定比例K2，可以有效保证第二片内电阻与第一片内电阻的比例和工艺角无关，从而，Vint＝Vbg*(K1/K2)，Vint只和片内带隙基准电压Vbg成一定比例关系。第二基准电流Irext＝Vbg/Rext，假设第二电流镜像电流的镜像比例为K3，即第二镜像电流I2＝K3*Irext，第二镜像电流I2在可调电阻Rcal上产生的电压降(即第一电压)Vcal＝I2*Rcal＝(Vbg/Rext)*K3*Rcal＝Vbg*K3*(Rcal/Rext)。
由于在调节过程中需要保证基准电压Vint与第一电压Vcal相等，从而有：
Vbg*K1*(Rint1/Rint2)＝Vbg*K3*(Rcal/Rext)；
简化可得到：Rcal＝Rext*(K1/K2)/K3，可以看出，在K1、K2和K3确定的基础上，可调电阻Rcal的目标值仅与片外精准电阻Rext相关。
具体在本实施例中，可调电阻Rcal的接入电阻的调节过程如下：
如果第一电压Vcal与基准电压Vint不相同，则将第一电压Vcal和基准电压Vint输入到预放大器Preamp后，该预放大器Preamp将第一电压Vcal与基准电压Vint的差值进行放大，然后输入至比较器Comparator中，比较器Comparator对应输出一个高电平或者低电平的比较信号。
具体的，如果基准电压Vint大于第一电压Vcal，预放大器Preamp放大该正差值给比较器Comparator，比较器Comparator将会输出一个高电平的比较信号。反之，如果基准电压Vint小于第一电压Vcal，预放大器Preamp放大该负差值给比较器Comparator，比较器Comparator将会输出一个低电平的比较信号。
在本实施例中，数字模块FSM所输出的控制信号是控制字<4：0>，在调节过程中，控制字<4：0>最终锁定于一个数值，实现电阻校准的效果。具体的，数字模块FSM根据比较器Comparator输出的高电平的控制信号增加控制字<4：0>的数值，从而减小可调电阻Rcal，或者根据比较器Comparator输出的低电平的控制信号减小控制字<4：0>的数值，从而增大可调电阻Rcal的阻值。
控制字<4：0>最终锁定于一个数值，此时第一电压Vcal和基准电压Vint基本相同，实现了电阻校准的效果。该控制字<4：0>的数值同样被赋于接收端电阻RRX和发送端电阻RTX，接收端电阻RRX以及发送端电阻RTX根据该控制字<4：0>的数值调整自身的电阻值。
在本实施例中，如图4所示，预放大器Preamp包括第三晶体管M3、以及构成差分输入对的第四晶体管M4和第五晶体管M5，可以理解的是，构成差分输入对的第四晶体管M4和第五晶体管M5是参数相同的晶体管。具体在本实施例中，第三晶体管M3、第四晶体管M4和第五晶体管M5均为NMOS管。
第四晶体管M4的栅极作为预放大器Preamp的同相输入端ip1，第五晶体管M5的栅极作为预放大器Preamp的反相输入端in1；第四晶体管M4的漏极作为预放大器Preamp的反相输出端on1，第五晶体管M5的漏极作为预放大器Preamp的同相输出端op1；第四晶体管M4的漏极与第一负载电阻R1相连，第一负载电阻R1的另一端与电源相连；第五晶体管M5的漏极与第二负载电阻R2相连，第二负载电阻R2的另一端与电源相连。
第四晶体管M4与第五晶体管M5共源极，且第四晶体管M4的源极与第三晶体管M3的漏极相连，第三晶体管M3的栅极输入偏置电压Vbias，第三晶体管M3的源极接地。
在本实施例中，如图5所示，比较器Comparator包括第六晶体管M6、第七晶体管M7、第八晶体管M8、第九晶体管M9、第十晶体管M10、第十一晶体管M11、第十二晶体管M12、第十三晶体管M13、第十四晶体管M14、第十五晶体管M15、第十六晶体管M16、第一或非门NOR1、第二或非门NOR2、第一非门INV1和第二非门INV2。
第六晶体管M6的源极和第七晶体管M7的源极均与电源相连，第六晶体管M6的栅极与第七晶体管M7的漏极相连，第六晶体管M6的漏极与第七晶体管M7的栅极相连。
第八晶体管M8的源极与第六晶体管M6的源极相连，第八晶体管M8的漏极与第六晶体管M6的漏极相连；第九晶体管M9的源极与第七晶体管M7的源极相连，第九晶体管M9的漏极与第七晶体管M7的漏极相连。
第十晶体管M10的漏极与第六晶体管M6的漏极相连，第十晶体管M10的源极与第七晶体管M7的漏极相连。
第十一晶体管M11的漏极与第六晶体管M6的漏极相连，第十一晶体管M11的栅极与第十二晶体管M12的漏极相连，第十二晶体管M12的漏极与第七晶体管M7的漏极相连，第十二晶体管M12的栅极与第十一晶体管M11的漏极相连。
第十三晶体管M13的漏极与第十一晶体管M11的源极相连，第十三晶体管M13的源极与第十二晶体管M12的源极相连。
第十四晶体管M14的漏极与第十一晶体管M11的源极相连，第十四晶体管M14的栅极作为比较器Comparator的反相输入端in2。
第十五晶体管M15的漏极与第十二晶体管M12的源极相连，第十五晶体管M15的栅极作为比较器Comparator的同相输入端ip2。
第十四晶体管M14和第十五晶体管M15共源极，且第十四晶体管M14的源极与第十六晶体管M16的漏极相连，第十六晶体管M16的源极接地。
第一或非门NOR1的一输入端与第六晶体管M6的漏极相连，第一或非门NOR1的另一输入端与第二或非门NOR2的输出端相连，第一或非门NOR1的输出端与第一非门INV1的输入端相连，第一非门INV1用于输出高电平的比较信号。
第二或非门NOR2的一输入端与第七晶体管M7的漏极相连，第二或非门NOR2的另一输入端与第一或非门NOR1的输出端相连，第二或非门NOR2的输出端与第二非门INV2的输入端相连，第二非门INV2用于输出低电平的比较信号。
第八晶体管M8的栅极、第九晶体管M9的栅极、第十晶体管M10的栅极、第十三晶体管M13的栅极和第十六晶体管M16的栅极用于接收第一时钟信号clk。
第六晶体管M6、第七晶体管M7、第八晶体管M8、第九晶体管M9、第十晶体管M10和第十三晶体管M13为PMOS管；第十一晶体管M11、第十二晶体管M12、第十四晶体管M14、第十五晶体管M15和第十六晶体管M16为NMOS管。
在本实施例中，如图6所示，可调电阻Rcal包括至少两个电阻单元R_cell，可调电阻Rcal按照控制信号所指示的连接方式将控制信号所指示数目的电阻单元R_cell相连通，连接方式为串联或并联。
具体的，如图6所示，在控制字为<4>时，可调电阻Rcal中并联4个电阻单元R_cell；在控制字为<3>时，可调电阻Rcal中并联2个电阻单元R_cell；在控制字为<2>时，可调电阻Rcal中并联1个电阻单元R_cell；在控制字为<1>时，可调电阻Rcal中串联2个电阻单元R_cell；在控制字为<0>时，可调电阻Rcal中串联4个电阻单元R_cell。
在本实施例中，如图7所示，发送端电阻RTX包括至少两个电阻单元R_cell，发送端电阻RTX按照控制信号所指示的连接方式将控制信号所指示数目的电阻单元R_cell相连通，连接方式为串联或并联。当然，由于发送端电阻RTX与接收端电阻RRX的结构相同，接收端电阻RRX与发送端电阻RTX的调节过程相同，在此不再赘述。
具体的，如图7所示，在控制字为<4>时，发送端电阻RTX中并联8个电阻单元R_cell；在控制字为<3>时，发送端电阻RTX中并联4个电阻单元R_cell；在控制字为<2>时，发送端电阻RTX中并联2个电阻单元R_cell；在控制字为<1>时，发送端电阻RTX中并联1个电阻单元R_cell；在控制字为<0>时，发送端电阻RRX中串联2个电阻单元R_cell。
通过在集成电路芯片中设置本申请所提供的电阻自动校准电路，只要芯片上电，该电阻自动校准电路可以通过比较器Comparator所输出的控制信号调整可调电阻Rcal的接入电阻值，直至第一电压Vcal与基准电压Vint相等，进而按照稳定的控制信号进行接收端电阻RRX和发送端电阻RTX的调节，实现接收端电阻RRX和发送端电阻RTX的自动校准，以匹配传输线的特征阻抗，而不需要手动调节，因此，大幅节省了工作量，提高了电阻校准的效率。
本领域技术人员在考虑说明书及实践这里公开的实施方式后，将容易想到本申请的其它实施方案。本申请旨在涵盖本申请的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本申请的一般性原理并包括本申请未公开的本技术领域中的公知常识或惯用技术手段。
应当理解的是，本申请并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本申请的范围仅由所附的权利要求来限制。
