时间数字转换电路及相关方法
技术领域
本申请涉及一种数字转换电路及相关方法。
背景技术
近来由于测距的发展，可应用在复杂如一整张画面的3-D测距；在量测系统中更是常见其踪影:包含测量液位，流速，流量，材质侦测，医疗超声波等等。
而在此背景下常见采用方法通常分为光学以及超声的方式，而不论最后选取的是光学式或超声式，都需要电路来侦测时间讯号，而此电路的分辨率以及成本更是设计上所需考虑的因素。
发明内容
本申请的目的之一在于公开一种时间数字转换电路以及相关方法，来解决上述问题。
本申请的一实施例公开了一种时间数字转换电路，包括第一振荡器、第二振荡器、第一计数电路、第二计数电路、第一转换电路及处理电路。所述第一振荡器由第一信号所激活，并包括多个具有第一延迟量的振荡单元，其中所述第一振荡器中的所述多个振荡单元中的第一起始振荡单元接收所述第一信号与第一末端输出信号，且所述第一振荡器中的所述多个振荡单元中的第一末端振荡单元用于产生所述第一末端输出信号。所述第一计数电路耦接至所述第一振荡器，且用于计数所述第一末端输出信号改变的次数，并且将计数次数储存为第一计数结果。所述第二计数电路耦接至所述第一振荡器，且用于当每次所述第一起始振荡单元的输出改变时，计数除所述第一末端振荡单元外的其余振荡单元的输出改变的振荡单元个数，并将所述振荡单元个数储存为第二计数结果。所述第二振荡器透过所述第一计数电路及所述第二计数电路耦接至所述第一振荡器，且所述第二振荡器由第二信号所激活。所述第一转换电路耦接至所述第一振荡器及所述第二振荡器，且用于依据所述第一延迟量以及当所述第二振荡器被激活时所储存的所述第一计数结果与所述第二计数结果来产生第一转换信号，其中所述第一转换信号指示第一预估时间差。所述处理电路用于至少依据第一转换信号产生输出信号，其中所述输出信号代表所述第一信号的激活时间与所述第二信号的激活时间的测量时间差。透过本申请所揭露的时间数字转换电路，即便所述第一振荡器仅仅包含有限数量的振荡单元，只要振荡单元持续振荡，所述第一计数电路及所述第二计数电路将持续计算所述第一振荡器中的振荡单元振荡的次数，如此一来，在能达到相同目的的情况下，本申请所提出的时间数字转换电路将不需要消耗大量的面积来实现振荡器，将可大幅降低生产成本及功率消耗。
本申请的一实施例公开了一种时间数字转换方法，包括传送第一信号激活第一振荡器，所述第一振荡器包括多个具有第一延迟量的振荡单元，所述第一振荡器中的所述多个振荡单元中的第一起始振荡单元接收所述第一信号与第一末端输出信号，所述第一振荡器中的所述多个振荡单元中的第一末端振荡单元用于产生所述第一末端输出信号；传送第二信号激活第二振荡器；计数所述第一末端输出信号改变的次数，并且将计数次数储存为第一计数结果；计数当每次所述第一起始振荡单元的输出改变时，除所述第一末端振荡单元外的其余振荡单元的输出改变的振荡单元个数，并将所述振荡单元个数储存为第二计数结果；依据所述第一延迟量以及当所述第二振荡器被激活时所储存的所述第一计数结果与所述第二计数结果来产生第一转换信号，所述第一转换信号指示第一预估时间差；及至少依据第一转换信号产生输出信号，其中所述输出信号代表所述第一信号的激活时间与所述第二信号的激活时间的测量时间差。
附图说明
图1是依据本申请第一实施例的时间数字转换电路的示意图。
图2是依据本申请一实施例的第一振荡器及振荡单元输出的示意图。
图3是依据本申请第二实施例的时间数字转换电路的示意图。
图4是依据本申请一实施例的第一振荡器与第二振荡器的输出波形示意图。
图5是依据本申请第三实施例的时间数字转换电路的示意图。
图6是依据本申请一实施例的侦测电路的操作示意图。
图7是依据本申请一实施例的时间数字转换方法的流程图。
具体实施方式
以下揭示内容提供了多种实施方式或例示，其能用以实现本揭示内容的不同特征。下文所述之组件与配置的具体例子系用以简化本揭示内容。当可想见，这些叙述仅为例示，其本意并非用于限制本揭示内容。举例来说，在下文的描述中，将一第一特征形成于一第二特征上或之上，可能包括某些实施例其中所述的第一与第二特征彼此直接接触；且也可能包括某些实施例其中还有额外的组件形成于上述第一与第二特征之间，而使得第一与第二特征可能没有直接接触。此外，本揭示内容可能会在多个实施例中重复使用组件符号和/或标号。此种重复使用乃是基于简洁与清楚的目的，且其本身不代表所讨论的不同实施例和/或组态之间的关系。
再者，在此处使用空间上相对的词汇，譬如「之下」、「下方」、「低于」、「之上」、「上方」及与其相似者，可能是为了方便说明图中所绘示的一组件或特征相对于另一或多个组件或特征之间的关系。这些空间上相对的词汇其本意除了图中所绘示的方位之外，还涵盖了装置在使用或操作中所处的多种不同方位。可能将所述设备放置于其他方位(如，旋转90度或处于其他方位)，而这些空间上相对的描述词汇就应该做相应的解释。
虽然用以界定本申请较广范围的数值范围与参数皆是约略的数值，此处已尽可能精确地呈现具体实施例中的相关数值。然而，任何数值本质上不可避免地含有因个别测试方法所致的标准偏差。在此处，「约」通常系指实际数值在一特定数值或范围的正负10％、5％、1％或0.5％之内。或者是，「约」一词代表实际数值落在平均值的可接受标准误差之内，视本申请所属技术领域中具有通常知识者的考虑而定。当可理解，除了实验例之外，或除非另有明确的说明，此处所用的所有范围、数量、数值与百分比(例如用以描述材料用量、时间长短、温度、操作条件、数量比例及其他相似者)均经过「约」的修饰。因此，除非另有相反的说明，本说明书与附随申请专利范围所揭示的数值参数皆为约略的数值，且可视需求而更动。至少应将这些数值参数理解为所指出的有效位数与套用一般进位法所得到的数值。在此处，将数值范围表示成由一端点至另一端点或介于二端点之间；除非另有说明，此处所述的数值范围皆包括端点。
图1是依据本申请第一实施例的时间数字转换电路100的示意图。如图1所示，时间数字转换电路100包括第一振荡器110、第二振荡器120、第一计数电路130、第二计数电路140、第一转换电路150以及处理电路160。如图1所示，第一振荡器110可以是环形振荡器。第一振荡器110包括N个振荡单元，其中N为大于1的整数，在本实施例中，N为奇数。第一振荡器110中的所述N个振荡单元皆具有第一延迟量D1，并包括第一起始振荡单元11、第一末端振荡单元13以及耦接于第一起始振荡单元11与第一末端振荡单元13之间的多个(即N-2个)振荡单元12。第一环形振荡单元110由第一信号S1激活，详细来说，起始振荡单元定义为用以接收第一信号S1的振荡单元(即第一起始振荡单元11)，末端振荡单元定义为其输出由起始振荡单元所接收的振荡单元(即第一末端振荡单元13)。第一起始振荡单元11接收第一信号S1及第一末端振荡单元所产生的第一末端输出信号SoN，并产生输出信号So1至振荡单元12。振荡单元12接收输出信号So1并据此产生输出信号So2，依此类推。
在本实施例中，第二振荡器120可以同样是环形振荡器，然而，此不在本实施例的限制中。相对于第一振荡器110，第二振荡器120由第二信号S2激活。
第一计数电路130用于计数第一末端输出信号SoN改变的次数，并且将计数次数储存为第一计数结果CN1。详细来说，当第一末端输出信号SoN自逻辑值’0’转态为逻辑值’1’时，第一计数电路130所产生的第一计数结果CN1加1；同样地，当第一末端输出信号SoN自逻辑值’1’转态为逻辑值’0’时，第一计数电路130所产生的第一计数结果CN1加1。第二计数电路140用于当每次第一起始振荡单元11的输出改变时，计数除第一末端振荡单元13外的其余振荡单元(即第一起始振荡单元11与多个振荡单元12)的输出改变的振荡单元个数，并将所述振荡单元个数储存为第二计数结果CN2。详细来说，若第一振荡器110持续振荡，第一振荡器110中的多个振荡单元的输出持续改变，当第一末端输出信号SoN改变，代表信号改变完成一圈，此时，第一计数电路130所产生的第一计数结果CN1将加1，并重置第二计数结果CN2。之后，由于第一末端输出信号SoN改变，相应地，输出信号So1将接续改变，此时，第二计数电路140所产生的第二计数结果CN2将指示为1；接着，由于输出信号So1改变，相应地，输出信号So2将接续改变，此时，第二计数电路140所产生的第二计数结果CN2将指示为2，依此类推，直到第一末端输出信号SoN再次改变，此时，第一计数电路130所产生的第一计数结果CN1将加1，并重置第二计数结果CN2。而相应地，输出信号So1再次接续改变，此时，第二计数电路140所产生的第二计数结果CN2将重新指示为1。需注意的是，第一计数电路130与第二计数电路140可分别包括储存电路，用于分别储存第一计数结果CN1与第二计数结果CN2。然而，在其他实施例中，所述储存电路也可以设计于第一计数电路130与第二计数电路140之外，换言之，所述储存电路与第一计数电路130、第二计数电路140可以为独立设置。
当第二振荡器120由第二信号S2激活时，将同时触发第一计数电路130与第二计数电路140来将此时所储存的第一计数结果CN1与第二计数结果CN2传送至第一转换电路150。第一转换电路150依据第一延迟量D1以及所接收到的第一计数结果CN1与第二计数结果CN2来产生第一转换信号TS1，其中第一转换信号TS1用于指示第一信号S1的激活时间与第二信号S2的激活时间之间的第一预估时间差。处理电路160用于至少依据第一转换信号TS1产生输出信号OUT，其中输出信号OUT代表第一信号S1的激活时间与第二信号S2的激活时间的测量时间差。
目前常见的时间数字转换器中若想要检出两个讯号的时间差必须透过透过累计两个振荡器的延迟量的差值来逼近想要得到的时间差，一旦最终数值转态时的数值即是需要的结果，但传统的技术手段如果要求两个讯号的时间差的侦测范围需要够大并且同时希望有高的分辨率时，则设计上需要两个振荡器的延迟量的差异较小，且积分器需要较多级的电路架构，因此积分器所占的面积相对较大，才足以实现所需要的电路，但如此的设计方式会使得整个硬件代价过高，同时，在要求高分辨率时，两个振荡器的延迟量的差异也会有很大的偏差比率。由于本申请提出的时间数字转换电路100妥善设计了第一振荡器110、第一计数电路130、第二计数电路140，透过将振荡信号在第一振荡器110不停循环，并且透过第一计数电路130与第二计数电路140得到第一振荡器110中的振荡单元的输出改变的次数，因此计算第一信号S1的激活时间与第二信号S2的激活时间的时间差也不需要过多的电路架构，节省了设计成本与功耗。
图2是依据本申请一实施例的第一振荡器200的示意图，其中本实施例的第一振荡器200可用于实现第一振荡器110。第一振荡器200可以是一个环形振荡器，第一振荡器200包括一与非门21以及多个反相器22、23、24、25，其中非与门21可用以实现第一振荡器110中的第一起始振荡单元11，反相器22、23、24可用以实现第一振荡器110中的多个振荡单元12，反相器25可用以实现第一振荡器110中的第一末端振荡单元13。非与门21接收第一信号S1以及反相器25所产生的第一末端输出信号So5，并据此产生输出信号So1；反相器22接收输出信号So1，并据此产生输出信号So2；反相器23接收输出信号So2，并据此产生输出信号So3；反相器24接收输出信号So3，并据此产生输出信号So4；反相器25接收输出信号So4，并据此产生第一末端输出信号So5。
参考图2下半部的波形图，当第一信号S1在时间点t1激活时，经过一个第一延迟量D1后，输出信号So1转态；并且在经过一个第一延迟量D1后，输出信号So2转态，依此类推。如图2所示，当第二信号S2在时间点t2激活时，由于第一末端输出信号So5转态1次，因此，图1中的第一计数电路130所产生的第一计数结果CN1指示为1；而当第一末端输出信号So5在第一次转态后，输出信号So1、输出信号So2、输出信号So3与输出信号So4皆改变(转态)，因此，第二计数电路140所产生的第二计数结果CN2指示为4。由于，第一振荡器200包括5个振荡单元，因此，图1中的第一转换电路150依据第一延迟量D1、第一计数结果CN1与第二计数结果CN2来产生第一转换信号TS1，而第一转换信号TS1所指示的第一预估时间差可表示为(1*5+4)*D1。
图3是依据本发明第二实施例的时间数字转换电路300的示意图。时间数字转换电路300与时间数字转换电路100相似，同样包括第一振荡器110、第一计数电路130、第二计数电路140以及第一转换电路150，上述电路的操作已描述于图1与图2的实施例，因此相同之处将在此省略以省篇幅。除上述电路外，时间数字转换电路300还包括第二振荡器320、第三计数电路350、第四计数电路360、第二转换电路380以及处理电路390。第二振荡器可以是一个环形振荡器，包括N个振荡单元，其中N为大于1的整述。所述N个振荡单元皆具有第二延迟量D2，并包括第二起始振荡单元31、第二末端振荡单元33以及耦接于第二起始振荡单元31与第二末端振荡单元33之间的多个振荡单元32。第二环形振荡单元320由第二信号S2激活，详细来说，第二起始振荡单元31接收第二信号S2以及第二末端振荡单元33所产生的第二末端输出信号SoN’，并产生输出信号So1’至振荡单元32。振荡单元32接收输出信号So1’并据此产生输出信号So2’，依此类推。本技术领域具有通常知识者应能轻易理解第二振荡器320中的所述多个振荡单元应为奇数个来产生振荡信号。
类似于第一计数电路130，第三计数电路350用于计数第二末端输出信号SoN’改变的次数，并且将计数次数储存为第三计数结果CN3。详细来说，当第二末端输出信号SoN’自逻辑值’0’转态为逻辑值’1’时，第三计数电路350所产生的第三计数结果CN3加1；同样地，当第二末端输出信号SoN’自逻辑值’1’转态为逻辑值’0’时，第三计数电路350所产生的第三计数结果CN3加1。第四计数电路360用于当每次第二起始振荡单元31的输出改变时，计数除第二末端振荡单元33外的其余振荡单元(即第二起始振荡单元31与多个振荡单元32)的输出改变的振荡单元个数，并将所述振荡单元个数储存为第四计数结果CN4。
详细来说，若第二振荡器320持续振荡，第二振荡器320中的多个振荡单元的输出持续改变，当第二末端输出信号SoN’改变，代表信号改变完成一圈，此时，第三计数电路350所产生的第三计数结果CN3将加1。之后由于第二末端输出信号SoN’改变，相应地，输出信号So1’将接续改变，此时，第四计数电路360所产生的第四计数结果CN4将指示为1；接着，由于输出信号So1’改变，相应地，输出信号So2’将接续改变，此时，第四计数电路360所产生的第四计数结果CN4将指示为2，依此类推，直到第二末端输出信号SoN’再次改变，此时，第三计数电路350所产生的第三计数结果CN3将加1。而相应地，输出信号So1’再次接续改变，此时，第四计数电路360所产生的第四计数结果CN4将重新指示为1。
需注意的是，第三计数电路350与第四计数电路360可分别包括储存电路，用于分别储存第三计数结果CN3与第四计数结果CN4。然而，在其他实施例中，所述储存电路也可以设计于第三计数电路350与第四计数电路360之外，换言之，所述储存电路与第三计数电路350、第四计数电路360可以为独立设置。
在其他实施例中，第三计数电路350可由第一计数电路130实现，而第四计数电路360可由第二计数电路140实现。如此一来，当第二振荡器320被第二信号S2激活后，第一计数电路130用于计数第二末端输出信号SoN’改变的次数，并且将计数次数储存为第三计数结果CN3。第二计数电路140用于当每次第二起始振荡单元31的输出改变时，计数除第二末端振荡单元33外的其余振荡单元(即第二起始振荡单元31与多个振荡单元32)的输出改变的振荡单元个数，并将所述振荡单元个数储存为第四计数结果CN4。
第二转换电路380用于在激活第二环型振荡器320后，依据第一延迟量D1、第二延迟量D2、第三计数结果CN3及第四计数结果CN4来产生第二转换信号TS2，其中第二转换信号TS2指示第二预估时间差，且所述第二预估时间差小于第一延迟量D1。在本实施例中，第二转换电路380包括逻辑电路381，其中逻辑电路381用于在激活第二振荡器320后，当第二振荡器320中的任一振荡单元，即第二起始振荡单元31、多个振荡单元32与第二末端振荡单元33的任一的输出改变时，接收第一振荡器110中多个振荡单元，即第一起始振荡单元11、多个振荡单元12与第一末端振荡单元13的输出，并依据所述第一振荡器110中多个振荡单元的输出以及第二振荡器320中输出改变的振荡单元的输出来进行逻辑操作以产生一逻辑结果。关于第二转换电路380与逻辑电路381的详细操作将在下面段落说明。需注意的是，为维持图标画面的简洁，逻辑电路381与其他电路的连接关系并未完整绘示于图3。
处理电路390用于依据第一转换信号TS1与第二转换信号TS2来产生输出信号OUT，其中输出信号代表第一信号S1的激活时间与第二信号S2的激活时间的测量时间差。需注意的是，图2所示的第一振荡器200可同样用以实现第二振荡器320。
接续图2的实施例，图4是依据本申请一实施例的第一振荡器110与第二振荡器320的输出波形示意图。在本实施例中，第二延迟量D2略大于第一延迟量D1。如图4所示，第一信号S1在时间点t1激活而第二信号S2在时间点t2激活，当第二信号S2在时间点t2激活时，经过一个第二延迟量D2后，输出信号So1’转态；并且在经过一个第二延迟量D2后，输出信号So2’转态，依此类推。当输出信号So1’的第一次转态，即下降沿dn1’发生时，下降沿dn1’位于第一末端输出信号So5的上升沿up1之后并且位于输出信号So1的下降沿dn1之前；接着，过了一个第二延迟量D2后，输出信号So2’的第一次转态，即上升沿up1’发生时，上升沿up1’位于输出信号So1的下降沿dn1之后并且位于输出信号So2的上升沿up2之前，然而，由于第二延迟量D2略大于第一延迟量D1，因此上升沿up1’与上升沿up2的距离较下降沿dn1与下降沿dn1’的距离小。此情形一直持续至时间点t4，输出信号So1’的上升沿up3’位于输出信号So1的上升沿up3之后。若第一延迟量D1与第二延迟量D2相同则输出信号So1’的上升沿up3’应位于下降沿dn2之后及上升沿up3之前，然而，由于第二延迟量D2略大于第一延迟量D1，导致在时间点t4上升沿up3’退到上升沿up3之后。当此情形发生时，第三计数结果CN3与第四技术结果CN4将传送至第二转换电路380。
在时间点t4时，由于信号转态完成一圈，因此，第三计数结果CN3将指示为1，并且输出信号So1’完成转态，第四计数结果CN4将指示为1。如上所述，第二转换电路380依据第三计数结果CN3以及第四计数结果CN4得知自时间点t2至t4经过了1*5+1＝6个延迟，因此依据第二延迟量D2可知时间点t2至t4总共经过6*D2的时间，并且自时间点t2至t4之间，第一振荡器110所经过的第一延迟量D1较第二振荡器320所经过的第二延迟量D2多1，因此，第二转换电路380依据第一延迟量D1、第二延迟量D2、第三计数结果CN3及第四计数结果CN4产生第二转换信号TS2，其中第二转换信号TS2所指示的第二预估时间差可表示为(6+1)*D1-6*D2，第二预估时间差及为时间点t3至t2的时间差。
由于第一转换信号TS1是依据第一计数结果CN1与第二计数结果CN2产生，因此第一转换信号TS1所指示的第一预估时间差计算到时间点t1至t3之间，而第二转换信号TS2所指示的第二预估时间差计算时间点t2至t3之间。处理电路390依据第一转换信号TS1与第二转换信号TS2来产生输出信号OUT。
接着将说明第二转换电路380如何判定输出信号So1’的上升沿up3’位于输出信号So1的上升沿up3之后。当输出信号So1’的下降沿dn1’发生时，所对应的第一振荡器110的多个振荡单元的输出(即输出信号So1、So2、So3、So4与第一末端输出信号So5)的逻辑值为’10101’，当逻辑电路381接收逻辑值’10101’后透过对逻辑值’10101’与输出信号So1’的逻辑值’0’执行逻辑操作可得知，此时第一末端输出信号So5刚进行转态而输出信号So1尚未完成转态。举例来说，此时逻辑值’10101’综合逻辑值’0’的0与1数量相同，因此可判定输出信号So1’的下降沿dn1’位于第一末端输出信号So5的上升沿up1之后且位于输出信号So1的下降沿dn1之前，并产生逻辑结果其指示某一逻辑值，如逻辑値’0’。
当输出信号So2’的上升沿up1’发生时，所对应的第一振荡器110的多个振荡单元的输出的逻辑值为’00101’，当逻辑电路381接收逻辑值’00101’后透过对逻辑值’00101’与输出信号So2’的逻辑值’1’执行逻辑操作可得知，此时输出信号So1刚进行转态而输出信号So2尚未完成转态。举例来说，此时逻辑值’00101’综合逻辑值’1’的0与1数量相同，因此可判定输出信号So2’的上升沿up1’位于下降沿dn1之后且位于上升沿up2之前，并产生逻辑结果其指示逻辑值’0’。当上升沿up3’发生时，原先上升沿up3’应位于下降沿dn2与上升沿up3之间进而得到所对应的第一振荡器110的多个振荡单元的输出的逻辑值为’01010’，然而因为第二延迟量D2略大于第一延迟量D1的缘故，上升沿up3’位于上升沿up3之后，得到所对应的第一振荡器110的多个振荡单元的输出的逻辑值为’11010’，因此，逻辑电路381对逻辑值’11010’与与输出信号So1’的逻辑值’1’执行逻辑操作，可得知输出信号So1’的上升沿up3’位于输出信号So1的上升沿up3之后。举例来说，此时逻辑值’11010’综合逻辑值’1’的0与1数量不同，进而产生逻辑结果指示不同的逻辑值’1’。
需注意的是，在图4的实施例中，第二延迟量D2略大于第一延迟量D1，然而，此并非本申请的一限制。在其他实施例中，第二延迟量D2略小于第一延迟量D1，而第二转换电路380与逻辑电路381的操作将如同图4的实施例所描述，因此，详细说明在此省略已省篇幅。
图5是依据本发明第三实施例的时间数字转换电路500的示意图。时间数字转换电路500与时间数字转换电路大致相同，差别仅在于时间数字转换电路500包括侦测电路510，侦测电路510耦接至逻辑电路381，用于当逻辑电路381所产生的逻辑结果改变时，调整第二振荡器320的振荡频率，侦测电路510的详细功能将在后续实施例说明。在本实施例中，侦测电路510可包括电容数组，藉以耦接电容至第二振荡器320来调整第二振荡器320的振荡频率。
图6是依据本申请一实施例的侦测电路510的操作示意图。接续图4的实施例，在时间点t4时，输出信号So1’转态，并且逻辑结果判定上升沿up3’位于上升沿up3之后，侦测电路510因此提高第二振荡器320的振荡频率，使得在一段时间后，输出信号So1’的上升沿up4’落于输出信号So1的上升沿up4之前。侦测电路510可调整第二振荡器320的振荡频率使得上升沿up4’推前固定时间差tX，而由于第二延迟量D2与第一延迟量D1不变，透过图4的实施例所描述的逻辑电路381，在调整第二振荡器320的振荡频率后，逻辑电路381判定何时第二振荡器320的输出再次落于第一振荡器110的输出之后，并且第二转换电路380依据第一延迟量D1、第二延迟量D2以及此时的第三计数结果CN3与第四计数结果CN4，即可藉以判定时间点t5与t4之间的时间差tY。如此一来，所产生的第二转换信号TS2将具有更高的分辨率。
详细来说，假设tX为45皮秒(picosecond)并且第二延迟量D2较第一延迟量D1大5皮秒，假设在时间点t6之后过了三个第二延迟量D2时间，输出信号So4’的下降沿与输出信号So4的下降沿刚好对齐，因此可知时间点t5与t4之间的时间差tY为45-3*5＝30皮秒。同时参考图4与图6的实施例，第二转换电路380依据第一延迟量D1、第二延迟量D2、第三计数结果CN3及第四计数结果CN4产生第二转换信号TS2，其中第二转换信号TS2所指示的第二预估时间差可表示为(6+1)*D1-6*D2+tY，第二预估时间差及为时间点t3至t2的时间差。
图7是依据本申请一实施例的时间数字转换方法700的流程图。倘若大体上能得到相同结果，本申请并不限定完全依照图7所示的的流程步骤运行时间数字转换方法700。时间数字转换方法700归纳如下:
步骤702:传送第一信号激活第一振荡器。
步骤704:传送第二信号激活第二振荡器。
步骤706:计数所述第一末端输出信号改变的次数，并且将计数次数储存为第一计数结果。
步骤708:计数当每次所述第一起始振荡单元的输出改变时，除所述第一末端振荡单元外的其余振荡单元的输出改变的振荡单元个数，并将所述振荡单元个数储存为第二计数结果。
步骤710:依据所述第一延迟量以及当所述第二振荡器被激活时所储存的所述第一计数结果与所述第二计数结果来产生第一转换信号。
步骤712:至少依据第一转换信号产生输出信号。
本领域具有通常知识者在阅读完图1至图6的实施例后应能轻易理解时间数字转换方法700的细节，详细内容在此省略以省篇幅。
