时间同步系统
技术领域
本实用新型属于时间同步技术领域，尤其涉及时间同步系统。
背景技术
随着5G、大数据、物联网的发展，万物互联成为一种趋势。万物互联的基础是有序的数据，大量有序数据的生成使得时间需求和精度大大提高，高精度的时间成为了万物互联的基础。
最常用的高精度时间获取的手段为卫星授时、网络授时等。卫星授时是通过北斗、GPS等全球定位导航系统获取高精度时间技术手段，可以支持全球24 小时不间断授时，是目前应用最为广泛的授时方式，具有授时成本相对较低、精度高、使用方便等特点，但是对于物联网来说，功耗和成本都限制其应用。
网络授时可以通过互联网实现授时，使用相对方便，无须额外增加任何连接线缆，就可以获取同步时间；其缺点主要是同步精度受网络流量影响过大，随着不同的网络情况，造成时间同步精度难以保证。
实用新型内容
本实用新型的目的就在于为了解决上述问题而提供时间调制系统，包括时钟信号采集单元、FPGA模块与时钟信号输出单元；所述时钟信号采集单元与FPGA 模块输入端相连；所述FPGA模块输出端与时钟信号输出单元输入端相连；
所述FPGA模块包括时间调制系统与时间解调系统；
所述时间调制系统包括第一分频器、鉴相器、第一滤波器、振荡器、第二分频器、PN码发生器、第三分频器、数据帧生成单元、调制单元与频率合成单元；
所述第一分频器与鉴相器第一输入端相连；所述鉴相器输出端通过第一滤波器与振荡器输入端相连；所述振荡器第一输出端通过第二分频器与鉴相器第二输入端相连；所述振荡器第二输出端与所述PN码发生器输入端相连；所述PN 码发生器第一输出端通过第三分频器与所述数据帧生成单元相连；所述PN码发生器第二输出端与所述调制单元第一输入端相连；所述数据帧生成单元输出端与所述调制单元第二输入端相连；所述调制单元输出端与所述频率合成单元相连；
所述时间解调系统包括载波NCO模块、混频器、码发生器、码NCO模块、移位寄存器与基带信号处理单元；所述载波NCO模块输出端、频率合成单元输出端、码发生器输出端、移位寄存器输出端分别与混频器输入端相连；所述混频器输出端与基带信号处理单元输入端相连；所述码NCO模块输出端与码发生器输入端、移位寄存器输入端相连；所述基带信号处理单元输出端与所述码NCO 模块输入端相连。
本实用新型的有益效果在于：本实用新型将数据帧、伪随机码、以及本地秒脉冲等等完全同步，同步精度受网络流量影响小，实现高精度时间同步。
附图说明
图1是本实用新型的系统图；
图2是时间调制系统的原理图；
图3是时间解调系统的原理图。
具体实施方式
下面结合附图对本实用新型作进一步说明：
如附图1所示，本实用新型时间调制系统，包括时钟信号采集单元、FPGA 模块与时钟信号输出单元；所述时钟信号采集单元与FPGA模块输入端相连；所述FPGA模块输出端与时钟信号输出单元输入端相连；
所述FPGA模块包括时间调制系统与时间解调系统；
所述时间调制系统包括第一分频器、鉴相器、第一滤波器、振荡器、第二分频器、PN码发生器、第三分频器、数据帧生成单元、调制单元与频率合成单元，其中FPGA实现这些功能；
所述第一分频器与鉴相器第一输入端相连；所述鉴相器输出端通过第一滤波器与振荡器输入端相连；所述振荡器第一输出端通过第二分频器与鉴相器第二输入端相连；所述振荡器第二输出端与所述PN码发生器输入端相连；所述PN 码发生器第一输出端通过第三分频器与所述数据帧生成单元相连；所述PN码发生器第二输出端与所述调制单元第一输入端相连；所述数据帧生成单元输出端与所述调制单元第二输入端相连；所述调制单元输出端与所述频率合成单元相连；
时间解调系统通过FPGA和DSP配合实现以下功能：包括载波NCO模块、混频器、码发生器、码NCO模块、移位寄存器与基带信号处理单元；所述载波NCO 模块输出端、频率合成单元输出端、码发生器输出端、移位寄存器输出端分别与混频器输入端相连；所述混频器输出端与基带信号处理单元输入端相连；所述码NCO模块输出端与码发生器输入端、移位寄存器输入端相连；所述基带信号处理单元输出端与所述码NCO模块输入端相连。
进一步的，所述时钟信号采集单元包括第二滤波器与模数转换器；所述第二滤波器通过模数转换器与所述分频器输入端相连。
进一步的，所述时钟信号输出单元包括数模转换器与第三滤波器；所述频率合成单元输出端通过数模转换器与第三滤波器相连。
数字调制单元采用直接序列扩频调制和时间调制相结合的方式实现。
数字调制采用直接序列扩频调制，其原理是就是直接用具有高码率的扩频码序列在发端去扩展信号的频谱。而在收端，用相同的扩频码序列去进行解扩，把展宽的扩频信号还原成原始的信息。
时间调制与传统的调制方式有所区别，需要将本地时间的起始时刻，即相位信息编辑到调制信号的起始时刻处。
时间调制单元中的FPGA实现数据发生器、伪码发生器和BPSK调制等单元，并通过FPGA实现信号相乘运算，实现编码序列直接调制发射机载波，由于编码序列的带宽远远大于原始信号带宽，从而扩展了发射波的频谱。
时间解调单元完成数据和秒信息的调制解调，通过输入信号与本地信号进行相乘运算来剥离载波，通过本地伪码与输入伪码进行乘法运算获得数据和站间的钟差。
硬件平台中FPGA实现载波信号的乘法运算以及伪码的乘法运算。
硬件平台中的DSP芯片对乘法运算结果进行控制，实现复现载波与发送端载波信号之间的相位误差为0。
本实用新型将数据帧、伪随机码、以及本地秒脉冲等等完全同步，同步精度受网络流量影响小，实现高精度时间同步。
本实用新型的技术方案不限于上述具体实施例的限制，凡是根据本实用新型的技术方案做出的技术变形，均落入本实用新型的保护范围之内。
