可减少ADC通道且不丢失多击中事例的开关选择电路
技术领域
本实用新型涉及一种可减少ADC通道且不丢失多击中事例的开关选择电路，属于探测器信号检测技术领域。
背景技术
探测器模块是PET系统的核心部件，探测器的架构和稳定性往往决定整个系统的架构和稳定性。探测器需要检测出信号的能量信息，从而来判断该信号是否是一个真实的事例。探测器对信号能量信息的获取，一般是对SiPM产生的模拟脉冲信号积分获得。
传统的PET探测器电子学架构往往是一个信号对应一个ADC通道。在系统中一个探测器往往有十几个或者几十个探测器模块（晶体阵列+SiPM载板），在这样的前提下，一个探测器所需的ADC通道数就非常庞大，并且与之对应的模拟信号通道也非常的多，从而会影响整个布板的抗干扰性和信号完整性。总结来说，现有技术中一个SiPM载板需要一个ADC通道对其进行测量，主要会存在以下缺陷：
（1）一个SiPM载板需要一个ADC通道，需要的ADC通道数多，成本高；
（2）信号传输通道多，板间连接器信号复杂；
（3）信号传输间干扰大；
（4）FPGA资源占用多，提高了对FPGA性能的需求，增加了成本。
基于此，做出本申请。
实用新型内容
为了解决现有技术中存在的上述缺陷，本实用新型的目的是提供一种可减少ADC通道且不丢失多击中事例的开关选择电路。
为了实现上述目的，本实用新型采取的技术方案如下：
一种可减少ADC通道且不丢失多击中事例的开关选择电路，包括
探测器模块，由晶体阵列和SiPM载板组合而成，用于被γ光子击中时发出快信号和标准信号；
SiPM快信号触发电路，用于对快信号进行甄别，将该信号转换为数字信号，并传输至FPGA进行处理；
延迟电路，用于延迟探测器模块输出的标准信号，使其到达高速选通器的时间晚于FPGA控制高速选通器的时间；
高速选通器，用于打开探测器模块的相应ADC通道；
模数转换器，用于将从高速选通器处接收到的信号进行模数转换，将数字信号输出至FPGA；
FPGA，用于处理触发电路转换的数字信号，判断定位，并控制高速选通器将相应通道打开，将相应的信号输出至后级；还用于处理模数转换器转换的数字信号，得到事例的能量信息；
其中探测器至少每两个SiPM载板对应一个ADC通道，每一个ADC通道对应一个高速选通器。
作为优选，所述高速选通器的控制器件采用ADG759BCPZ芯片。
作为优选，探测器的相邻通道分别连接至不同的高速选通器，以防止多击中在相邻模块由于选通器仲裁而被丢失。
本实用新型的原理：本实用新型通过控制高速数字选通器，切换各路探测器SiPM载板输出的能量信号分时进入ADC进行测量，从而减少所需要的ADC芯片信号通道数。另外通过选通器设计，避免相邻载板间的multi-hit事例的丢失。
本实用新型能实现如下技术效果：
（1）本实用新型减少ADC所需要的通道，减少成本；
（2）本实用新型简化电路及布板的信号通道数，增加稳定性；
（3）本实用新型不丢失探测器模块之间的multi-hit事例。
附图说明
图1为本实施例可减少ADC通道且不丢失多击中事例的开关选择电路的结构示意图；
图2为本实施例本实用新型高速选通器的原理图。
标注说明：1为探测器模块，2为SiPM快信号触发电路，3为高速选通器。
具体实施方式
为了使本实用新型的技术手段及其所能达到的技术效果，能够更清楚更完善的揭露，兹提供了一个实施例，并结合附图作如下详细说明：
本实施例通过高速数字选通器对探测器模块进行依次切换，从而实现减少ADC通道且不丢失模块间multi-hit（多击中）事例的功能。其结构拓扑图如图1所示，图中1为晶体阵列+SiPM载板组合成的探测器模块，2为SiPM快信号触发电路，3为高速选通器切换电路，其中主要控制器件ADG759BCPZ结构示意图如图2所示。
本实施例中采用FPGA现场可编程门阵列作为逻辑控制单元，探测器控制的工作流程如下：
（1）探测器在被γ光子击中时，SiPM会产生两路信号，一路快信号，上升沿较快，可以用于时间测量，另一路为标准信号用于能量测量；
（2）快信号触发电路首先对快信号进行甄别，将该信号转换为数字信号，并传输至FPGA进行处理；
（3）FPGA通过处理步骤（2）中的数字信号，判断定位，并控制选通器将相应通道打开，将相应的信号输出至后级；
（4）SiPM载板输出的能量信号通过合理的延时电路设计，使其到达选通器的时间晚于FPGA控制选通器的时间；
（5）SiPM载板输出的能量信号到达选通器，并通过被选通的通道，传输给ADC；
（6）ADC将接收到的信号进行模数转换，将数字化信号输出至FPGA；
（7）FPGA将得到的ADC数据，在一定时间范围内进行积分处理，从而获得事例的能量信息；
（8）由于相邻的模块之间也会有多击中产生，该设计将相邻的通道分别连接到不同的选通器，以防止多击中在相邻模块由于选通器仲裁而被丢失。
本实施例将每四个SiPM载板的能量信号按照指定的规律连接到一个高速数字选通器上，其输出连接到一个ADC通道上。FPGA按照前端的快速触发信号依次打开有事例的通道，并将其能量信号输入到后端的ADC上。从而达到ADC通道减少为原来的四分之一的效果。同时还减少对应的信号通道，减少了信号间的干扰。本实施例中设置每四个SiPM载板对应一个ADC通道，相较于每一个SiPM载板对应一个ADC通道，本实施例的ADC通道数是现有技术的1/4，PCB上的模拟信号通道数是现有技术的1/4，板间连接器Pin数是现有技术的1/4。
以上内容是结合本实用新型的优选实施方式对所提供技术方案所作的进一步详细说明，不能认定本实用新型具体实施只局限于上述这些说明，对于本实用新型所属技术领域的普通技术人员来说，在不脱离本实用新型构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本实用新型的保护范围。
