一种基于FPGA的自适应429数据接收速率的接收方法及系统
技术领域
本发明涉及通信领域，特别涉及一种基于FPGA的自适应429数据接收速率的接收方法及系统。
背景技术
ARINC 429总线协议是美国航空电子工程委员会(简称AEC)于1977年7月提出的并获得批准使用的。协议标准规定了航空电子设备及有关系统间的数据信息传输要求。ARINC429总线结构简单、性能稳定，抗干扰性强且可靠性高。它采用双极性归零的三态码的调制方式，高速工作速率的位速率为100Kb/s(见图1，每位数据位持续10us)，低速工作速率的位速率为12.5Kb/s(12Kb/s～14.5Kb/s)(见图2，每位数据位持续80us)，在选定内容的位速率其误差范围在1％之内。
ARINC 429传输的方式是异步传输的且基本单位是字，每个字由32位组成。位同步信息是在双极归零码信号波形中携带着，字同步是以传输同期间至少4位的零电平时间间隔为基准，紧跟该字间隔后要发送的第一位的起点即为新字的起点(见图3)。
当前的429接收设备的接收速率是根据发送设备的429发送速率(100Kb/s或者12.5Kb/s)进行事先匹配的且固定的。主要存在以下问题：
1)发送设备的发送速率不标准；发射设备的发送速率不是标准的(标准的发送速率为100Kb/s或者12.5Kb/s)，可能造成接收的429数据错误；
2)晶振老化：随着使用时间的延长，发送设备存在晶振老化或者时钟漂移，但接收设备的接收速率是固定的可能造成接收的429数据错误；
3)调试麻烦：当发送设备的发送速率变化时，常规做法是需要示波器测量当前发送设备的发送速率后再修改接收设备的接收速率的相关程序，更改慢、效率低。
发明内容
针对现有技术中所介绍的方法存在的缺陷，同时也为了适应不同速率的设备达到自适应的接收的目的，本发明设计提出了一种基于FPGA的自适应429数据接收速率的接收方法及系统，利用FPGA的高精度数据采样，对不同设备发送的多种429发射速率进行准确、快速的判断，使接收429速率自动、自适应的与发送速率匹配，正确的接收429数据。
本发明采用的技术方案如下：一种基于FPGA的自适应429数据接收速率的接收方法，包括以下步骤：
S1、对接收的429+端和-端数据进行毛刺滤除；
S2、在数据接收+端和-端有且仅有一端电平为高的数据是开始计时，并缓存接收到的数据，在+端或-端发生跳变时结束计时同时结束缓存，得到计时t1，计时t1时间段内接收到的数据；
S3、在数据接收+端或者-端从高电平跳变到低电平开始计时，直到+端或-端从低电平跳变到高电平停止计时，得到计时t2；
S4、将计时t1与计时t2相加得到接收一位完整429数据所需的时间t3；
S5、从缓存的接收到的数据中提取t3的长度的数据，得到一位429数据；
S6、重复步骤S1-S5 32次，即可得到完整的一个429数据。
进一步的，步骤S4中，若计时一与计时二的差值过大，丢弃当前数据进入步骤S1。
本发明还提供了一种基于FPGA的自适应429数据接收速率的接收系统，包括：
缓存模块，用于缓存数据接收+端和-端接收到的数据；
第一计时模块，在数据接收+端和-端有且仅有一端电平为高的数据是开始计时，在+端或-端发生跳变时结束计时，得到计时t1；
第一计时模块，在数据接收+端或者-端从高电平跳变到低电平开始计时，直到+端或-端从低电平跳变到高电平停止计时，得到计时t2；
时间计算模块，对计时t1与计时t2的求和得到t3；
数据位提取模块，接收时间计算模块的求和结果t3，根据求和结果从缓存模块从提取t3的长度的数据，完成一位429数据的提取。
进一步的，所述接收系统还包括滤波模块，用于对接收到的数据进行毛刺滤除。
进一步的，所述接收系统还包括数据输出模块，在数据位提取模块经32次提取数据后，完成一个429数据的输出。
进一步的，所述缓存模块的缓存长度为接收1位429数据所需要的最长的缓存空间。
进一步的，所述系统采用VHDL/Verilog硬件语言设计。
与现有技术相比，采用上述技术方案的有益效果为：
1)适应性强：可接收速率为8Kbps～150kbps的不标准的速率；
2)性能参数稳定：采用FPGA数字方式实现，运行时受环境影响较小；
3)调试简单：外部速率发生变化时，不需要测试设备对速率进行测试后再对接收程序进行修改；
4)便于集成与移植：采用VHDL/Verilog硬件语言设计，无任何IP核。
附图说明
图1是429数据接收速率为高速(100Kbps)时接收端前4位的数据示意图。
图2是429数据接收速率为高速(12.5Kbps)时接收端前4位的数据示意图。
图3是发送端连续发送两个429数据示意图。
图4是本发明接收系统的原理框图。
图5是本发明的自适应429数据接收速率的接收方法流程图。
具体实施方式
下面结合附图对本发明做进一步描述。
本发明主要解决以下问题：
1)稳定：由于是全数字化设计，因此运行时受环境影响较小，系统更加稳定可靠；
2)调试简单：不需要额外的测试设备对接收速率进行测试；
3)便于集成与移植：完全由VHDL/Verilog硬件语言设计，且没有任何IP核
具体方案如下:
如图5所示，一种基于FPGA的自适应429数据接收速率的接收方法，包括以下步骤：
S1、对接收的429+端和-端数据进行毛刺滤除；
S2、在数据接收+端和-端有且仅有一端电平为高的数据是开始计时，并缓存接收到的数据，在+端或-端发生跳变时结束计时同时结束缓存，得到计时t1，计时t1时间段内接收到的数据；
S3、在数据接收+端或者-端从高电平跳变到低电平开始计时，直到+端或-端从低电平跳变到高电平停止计时，得到计时t2；
S4、将计时t1与计时t2相加得到接收一位完整429数据所需的时间t3；
S5、从缓存的接收到的数据中提取t3的长度的数据，得到一位429数据；
S6、重复步骤S1-S5 32次，即可得到完整的一个429数据。
具体的，在步骤S4中，若计时一与计时二的差值过大，丢弃当前数据进入步骤S1。
如图4所示，本发明还提供了一种基于FPGA的自适应429数据接收速率的接收系统，包括：
缓存模块，用于缓存数据接收+端和-端接收到的数据；
第一计时模块，在数据接收+端和-端有且仅有一端电平为高的数据是开始计时，在+端或-端发生跳变时结束计时，得到计时t1；
第一计时模块，在数据接收+端或者-端从高电平跳变到低电平开始计时，直到+端或-端从低电平跳变到高电平停止计时，得到计时t2；
时间计算模块，对计时t1与计时t2的求和得到t3；
数据位提取模块，接收时间计算模块的求和结果t3，根据求和结果从缓存模块从提取t3的长度的数据，完成一位429数据的提取。
所述接收系统还包括数据输出模块，在数据位提取模块经32次提取数据后，完成一个429数据的输出。
在一个优选实施例中，所述接收系统还包括滤波模块，用于对接收到的数据进行毛刺滤除。
在一个优选实施例中，所述缓存模块的缓存长度为接收1位429数据所需要的最长的缓存空间。
在一个优选实施例中，所述系统采用VHDL/Verilog硬件语言设计。
本发明提供了一种使用FPGA通用资源来自动实现多速率429数据的接收方法及系统，通过利用ARINC 429数据的双极性归零传输特性，对接收数据的+端和-端进行统计并进行相关的校验，改变了以往当发送设备发送429速率改变时，需要额外的测试设备对发送速率进行测试，再对接收设备的程序进行修改，减少了调试和修改的时间。
本发明并不局限于前述的具体实施方式。本发明扩展到任何在本说明书中披露的新特征或任何新的组合，以及披露的任一新的方法或过程的步骤或任何新的组合。如果本领域技术人员，在不脱离本发明的精神所做的非实质性改变或改进，都应该属于本发明权利要求保护的范围。
本说明书中公开的所有特征，或公开的所有方法或过程中的步骤，除了互相排斥的特征和/或步骤以外，均可以以任何方式组合。
本说明书中公开的任一特征，除非特别叙述，均可被其他等效或具有类似目的的替代特征加以替换。即，除非特别叙述，每个特征只是一系列等效或类似特征中的一个例子而已。
